“數(shù)字邏輯與計(jì)算機(jī)組成”課程數(shù)字邏輯與計(jì)算機(jī)組成DL&CO課程內(nèi)容：（1）計(jì)算機(jī)系統(tǒng)概述（2）二進(jìn)制編碼（3）數(shù)字邏輯電路（4）運(yùn)算方法和運(yùn)算電路（4）指令系統(tǒng)（5）CPU設(shè)計(jì)位于計(jì)算機(jī)系統(tǒng)底層RISC架構(gòu)CPUMMI/O第1章二進(jìn)制編碼總體要求

了解計(jì)算機(jī)系統(tǒng)工作的基本原理，掌握計(jì)算機(jī)內(nèi)部數(shù)據(jù)表示具體要求計(jì)算機(jī)系統(tǒng)概述馮.諾依曼結(jié)構(gòu)計(jì)算機(jī)程序的表示和執(zhí)行過程計(jì)算機(jī)系統(tǒng)抽象層二進(jìn)制數(shù)的編碼表示外部信息和內(nèi)部數(shù)據(jù)之間的關(guān)系進(jìn)位計(jì)數(shù)制（2、8、10、16進(jìn)制數(shù)）數(shù)值數(shù)據(jù)的表示定點(diǎn)數(shù)的二進(jìn)制編碼無(wú)符號(hào)整數(shù)和帶符號(hào)整數(shù)的表示浮點(diǎn)數(shù)的表示非數(shù)值數(shù)據(jù)的表示、數(shù)據(jù)的寬度和存儲(chǔ)排列了解計(jì)算機(jī)系統(tǒng)的基本工作原理和計(jì)算機(jī)系統(tǒng)的基本框架對(duì)具體問題進(jìn)行分析第1章總結(jié)馮.諾依曼結(jié)構(gòu)基本思想、存儲(chǔ)程序工作方式程序和指令及數(shù)據(jù)之間的關(guān)系進(jìn)位計(jì)數(shù)制數(shù)之間的轉(zhuǎn)換（0xfa,FAH,11111010B,

……）定點(diǎn)數(shù)的編碼：原碼、補(bǔ)碼、反碼整數(shù)的表示無(wú)符號(hào)數(shù)：正整數(shù)，用來(lái)表示地址等；帶符號(hào)整數(shù)：用補(bǔ)碼表示浮點(diǎn)數(shù)的表示符號(hào)；尾數(shù)：定點(diǎn)小數(shù)；指數(shù)（階）：定點(diǎn)整數(shù)（基不用表示）浮點(diǎn)數(shù)的范圍正上溢、正下溢、負(fù)上溢、負(fù)下溢；與階碼的位數(shù)和基的大小有關(guān)浮點(diǎn)數(shù)的精度：與尾數(shù)的位數(shù)和是否規(guī)格化有關(guān)浮點(diǎn)數(shù)的表示（IEEE754標(biāo)準(zhǔn)）：?jiǎn)尉萐P（float）和雙精度DP（double）十進(jìn)制數(shù)的二進(jìn)制表示（BCD碼）有權(quán)BCD碼（8421碼）、無(wú)權(quán)BCD碼（余3碼、格雷碼等）非數(shù)值數(shù)據(jù)的表示（邏輯數(shù)據(jù)、西文字符、漢字）數(shù)據(jù)的寬度和排列（位/字節(jié)/字；KB/MB/GB；大端/小端方式）10在計(jì)算機(jī)中有幾種可能的表示？

-10呢？第2章數(shù)字邏輯基礎(chǔ)總體要求

了解計(jì)算機(jī)系統(tǒng)最基本的物理基礎(chǔ)和數(shù)學(xué)基礎(chǔ)具體要求邏輯門和數(shù)字抽象邏輯門和數(shù)字抽象CMOS晶體管和電氣特性布爾代數(shù)邏輯量和電平之間的關(guān)系、邏輯表達(dá)式基本邏輯運(yùn)算、公理系統(tǒng)和定律邏輯關(guān)系描述邏輯函數(shù)、真值表和波形圖標(biāo)準(zhǔn)范式的表示邏輯函數(shù)化簡(jiǎn)代數(shù)法和卡諾圖化簡(jiǎn)等效邏輯符號(hào)和邏輯函數(shù)變換了解基本邏輯門的CMOS管實(shí)現(xiàn)原理，以及電路的傳播延遲屬于對(duì)后續(xù)章節(jié)中的具體問題進(jìn)行分析的基礎(chǔ)內(nèi)容第2章總結(jié)現(xiàn)實(shí)世界的模擬信號(hào)需轉(zhuǎn)換為數(shù)字信號(hào)。數(shù)字系統(tǒng)中的所有信號(hào)都是二值的，用0和1表示邏輯門是最基礎(chǔ)的數(shù)字電路，可通過CMOS晶體管實(shí)現(xiàn)最基本的邏輯運(yùn)算有與、或、非三種運(yùn)算，對(duì)應(yīng)的邏輯門分別為與門、或門和非門布爾代數(shù)是數(shù)字系統(tǒng)分析和設(shè)計(jì)的基礎(chǔ)理論工具，對(duì)應(yīng)的公理系統(tǒng)和定理可對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，實(shí)現(xiàn)邏輯函數(shù)間的相互轉(zhuǎn)換可使用真值表、波形圖以及邏輯表達(dá)式來(lái)描述邏輯變量間的關(guān)系可使用代數(shù)法、卡諾圖等來(lái)化簡(jiǎn)邏輯表達(dá)式在實(shí)現(xiàn)數(shù)字系統(tǒng)時(shí)，為了提高速度、降低成本，通常利用與非門和或非門來(lái)構(gòu)建電路。等效電路：與非=非或、或非=非與5第3章組合邏輯電路總體要求

掌握最基本的組合邏輯電路的功能及其設(shè)計(jì)方法具體要求組合邏輯電路設(shè)計(jì)概述組合邏輯電路設(shè)計(jì)的基本步驟無(wú)關(guān)項(xiàng)、非法值和高阻態(tài)典型組合邏輯部件設(shè)計(jì)譯碼器和編碼器多路選擇器和多路分配器半加器和全加器組合邏輯電路的時(shí)序分析傳播延遲和最小延遲競(jìng)爭(zhēng)冒險(xiǎn)屬于后續(xù)電路設(shè)計(jì)的基礎(chǔ)內(nèi)容理解典型組合邏輯部件的功能，并能在更復(fù)雜的邏輯電路中使用它們實(shí)現(xiàn)特定功能對(duì)具體問題進(jìn)行分析設(shè)計(jì)理解電路延遲和競(jìng)爭(zhēng)冒險(xiǎn)的概念，并能進(jìn)行相關(guān)分析第3章總結(jié)數(shù)字邏輯電路由若干元件（可以是一個(gè)電路）和若干結(jié)點(diǎn)互連而成組合邏輯電路的輸出值僅依賴于當(dāng)前輸入值組合邏輯電路可以是兩級(jí)電路或多級(jí)電路，兩級(jí)電路的傳輸時(shí)間短，但占用集成電路物理空間更多，需進(jìn)行時(shí)空權(quán)衡組合邏輯電路設(shè)計(jì)：功能分析-列表-化簡(jiǎn)-邏輯表達(dá)式-畫圖-評(píng)價(jià)無(wú)關(guān)項(xiàng)指輸出取值可任意的項(xiàng)，真值表中用d表示，可用于化簡(jiǎn)非法值指同時(shí)被高、低電平驅(qū)動(dòng)的輸出結(jié)點(diǎn)的值。高阻態(tài)是三態(tài)門輸出結(jié)點(diǎn)的一種非正常邏輯態(tài)，相當(dāng)于“斷開”典型組合邏輯部件：譯碼/編碼器、多路選擇/分配器、半加/全加器傳輸延遲：關(guān)鍵路徑上所有元件的傳輸延遲之和最小延遲：最短路徑上所有元件的最小延遲之和競(jìng)爭(zhēng)、冒險(xiǎn)(險(xiǎn)象）、毛刺：不同路徑延遲作用在同一輸出端而引起7第4章時(shí)序邏輯電路總體要求

掌握最基本的時(shí)序邏輯電路的功能及其設(shè)計(jì)方法具體要求時(shí)序邏輯電路概述時(shí)序邏輯與有限狀態(tài)機(jī)時(shí)序邏輯電路基本結(jié)構(gòu)及其定時(shí)雙穩(wěn)態(tài)電路、鎖存器和觸發(fā)器同步時(shí)序電路設(shè)計(jì)狀態(tài)圖和狀態(tài)表設(shè)計(jì)狀態(tài)化簡(jiǎn)和狀態(tài)編碼電路設(shè)計(jì)和分析典型時(shí)序邏輯部件設(shè)計(jì)計(jì)數(shù)器寄存器和寄存器堆移位寄存器屬于后續(xù)電路設(shè)計(jì)的基礎(chǔ)內(nèi)容理解典型時(shí)序邏輯部件的功能，并能在更復(fù)雜的邏輯電路中使用它們實(shí)現(xiàn)特定功能對(duì)具體問題進(jìn)行分析設(shè)計(jì)第4章總結(jié)時(shí)序邏輯電路不僅依賴當(dāng)前輸入，還依賴電路當(dāng)前的狀態(tài)可用時(shí)序邏輯電路實(shí)現(xiàn)有限狀態(tài)機(jī)。有Mealy型和Mooer型兩類可用狀態(tài)圖或狀態(tài)表描述有限狀態(tài)機(jī)，圈表示狀態(tài)，有向邊表示輸入/輸出鎖存器(電平觸發(fā)):SR鎖存器(設(shè)置標(biāo)志)、D鎖存器(鎖存數(shù)據(jù)D)觸發(fā)器(時(shí)鐘信號(hào)clk邊沿觸發(fā)):

D觸發(fā)器(寄存器)、T觸發(fā)器(計(jì)數(shù)或分頻)時(shí)序電路設(shè)計(jì)：功能分析-狀態(tài)圖-狀態(tài)化簡(jiǎn)和編碼-邏輯表達(dá)式-畫圖-評(píng)價(jià)電路分析：未用狀態(tài)分析(掛起/無(wú)法自啟動(dòng))

定時(shí)分析(clk-Q時(shí)間、時(shí)鐘周期、setup時(shí)間、hold時(shí)間)典型組合邏輯部件：計(jì)數(shù)器、寄存器/通用寄存器組、移位寄存器計(jì)數(shù)器：同步/異步、加1/減1、行波（串行）進(jìn)位/并行進(jìn)位寄存器：由n個(gè)D觸發(fā)器構(gòu)成，同時(shí)由時(shí)鐘信號(hào)clk定時(shí)通用寄存器組：兩個(gè)讀口(組合邏輯)；一個(gè)寫口(時(shí)序邏輯，clk和寫使能）移位寄存器（時(shí)序邏輯）：每次固定左移或右移1位或2位桶型移位器（組合邏輯）：移位位數(shù)可變，用大量多路選擇器實(shí)現(xiàn)子電路模塊輸入/輸出端：是封裝后的外部接口，輸入端反相圈表示低電平有效9第5章FPGA設(shè)計(jì)和硬件描述語(yǔ)言總體要求

了解幾種可編程邏輯器件(PLD)、存儲(chǔ)器陣列、ASIC等電路的特點(diǎn)和用途具體要求可編程邏輯器件（PLD）PLD的基本概念和基本結(jié)構(gòu)簡(jiǎn)單PLDPROM、PLA、PAL、GAL復(fù)雜PLDCPLD、FPGA存儲(chǔ)器陣列靜態(tài)RAM和動(dòng)態(tài)RAMROM專用集成電路（ASIC）FPGA設(shè)計(jì)概述和HDL基本概念（不作要求，下學(xué)期學(xué)習(xí)）了解基本特點(diǎn)和用途總體要求掌握基本運(yùn)算部件和補(bǔ)碼加/減運(yùn)算電路的功能和結(jié)構(gòu)，理解原碼/補(bǔ)碼乘法運(yùn)算和原碼/補(bǔ)碼除法運(yùn)算的基本原理和基本電路結(jié)構(gòu)。具體要求基本運(yùn)算部件串行進(jìn)位加法器、帶標(biāo)志加法器算術(shù)邏輯運(yùn)算部件（ALU）帶標(biāo)志補(bǔ)碼加減運(yùn)算電路乘、除運(yùn)算和移位運(yùn)算之間的關(guān)系定點(diǎn)乘法運(yùn)算及其電路無(wú)符號(hào)整數(shù)乘法運(yùn)算原碼和補(bǔ)碼的乘法運(yùn)算定點(diǎn)除法運(yùn)算及其電路無(wú)符號(hào)整數(shù)除法運(yùn)算原碼和補(bǔ)碼的除法運(yùn)算理解乘、除運(yùn)算的基本原理和乘法器和除法器的基本結(jié)構(gòu)對(duì)具體問題進(jìn)行分析第6章運(yùn)算方法和運(yùn)算部件第6章總結(jié)移位運(yùn)算邏輯移位：對(duì)無(wú)符號(hào)數(shù)進(jìn)行，左（右）邊補(bǔ)0，低（高）位移出算術(shù)移位：對(duì)帶符號(hào)整數(shù)進(jìn)行，移位前后符號(hào)位不變，編碼不同，方式不同。循環(huán)移位：最左（右）邊位移到最低（高）位，其他位左（右）移一位。擴(kuò)展運(yùn)算零擴(kuò)展：對(duì)無(wú)符號(hào)整數(shù)進(jìn)行高位補(bǔ)0。符號(hào)擴(kuò)展：對(duì)補(bǔ)碼整數(shù)在高位直接補(bǔ)符。加減運(yùn)算補(bǔ)碼加/減運(yùn)算：用于整數(shù)加/減運(yùn)算。符號(hào)位和數(shù)值位一起運(yùn)算，減法用加法實(shí)現(xiàn)。同號(hào)相加時(shí)，若結(jié)果的符號(hào)不同于加數(shù)的符號(hào)，則會(huì)發(fā)生溢出。原碼加/減運(yùn)算：用于浮點(diǎn)數(shù)尾數(shù)加/減運(yùn)算。符號(hào)位和數(shù)值位分開運(yùn)算，同號(hào)相加，異號(hào)相減；加法直接加；減法用加負(fù)數(shù)補(bǔ)碼實(shí)現(xiàn)。乘法運(yùn)算：用加法和右移實(shí)現(xiàn)。補(bǔ)碼乘法：用于整數(shù)乘法運(yùn)算。符號(hào)位和數(shù)值位一起運(yùn)算。采用Booth算法。原碼乘法：用于浮點(diǎn)數(shù)尾數(shù)乘法運(yùn)算。符號(hào)位和數(shù)值位分開運(yùn)算。數(shù)值部分用無(wú)符號(hào)數(shù)乘法實(shí)現(xiàn)。除法運(yùn)算：用加/減法和左移實(shí)現(xiàn)。補(bǔ)碼除法：用于整數(shù)除法運(yùn)算。符號(hào)位和數(shù)值位一起運(yùn)算。原碼除法：用于浮點(diǎn)數(shù)尾數(shù)除法運(yùn)算。符號(hào)位和數(shù)值位分開運(yùn)算。數(shù)值部分用無(wú)符號(hào)數(shù)除法實(shí)現(xiàn)。乘/除運(yùn)算器：由ALU+(移位)寄存器+計(jì)數(shù)器+控制邏輯實(shí)現(xiàn)。總體要求掌握指令系統(tǒng)涉及的指令格式、指令類型、操作碼編碼、操作數(shù)尋址、標(biāo)志信息生成與使用、指令設(shè)計(jì)風(fēng)格等內(nèi)容。具體要求指令系統(tǒng)設(shè)計(jì)定長(zhǎng)指令格式/變長(zhǎng)指令格式操作碼的編碼定長(zhǎng)操作碼/變長(zhǎng)操作碼標(biāo)志信息的生成和使用指令類型和指令設(shè)計(jì)風(fēng)格寄存器之間傳送、算術(shù)/邏輯運(yùn)算條件/無(wú)條件轉(zhuǎn)移、調(diào)用/返回訪存（裝入/存儲(chǔ)）。。。。。。實(shí)例：RISC-V指令系統(tǒng)基于對(duì)RISC-V指令系統(tǒng)的理解，能對(duì)具體問題進(jìn)行分析第7章指令系統(tǒng)指令格式定長(zhǎng)指令字：所有指令長(zhǎng)度一致變長(zhǎng)指令字：指令長(zhǎng)度有長(zhǎng)有短操作類型數(shù)據(jù)傳送：數(shù)據(jù)在寄存器、主存單元、棧頂?shù)忍庍M(jìn)行傳送操作運(yùn)算：各種算術(shù)運(yùn)算、邏輯運(yùn)算程序流控制：條件轉(zhuǎn)移（分支）、無(wú)條件轉(zhuǎn)移、轉(zhuǎn)子(調(diào)用）、返回系統(tǒng)控制：?jiǎn)?dòng)、停止、陷阱指令（自愿訪管）、空操作等操作數(shù)類型（以Pentium處理器數(shù)據(jù)類型為例）序數(shù)或指針：8位、16位、32位無(wú)符號(hào)整數(shù)表示整數(shù)：16位、32位、64位三種補(bǔ)碼表示的整數(shù)實(shí)數(shù)：IEEE754浮點(diǎn)數(shù)格式十進(jìn)制數(shù)：18位十進(jìn)制數(shù)，用80個(gè)二進(jìn)位表示字符串：字節(jié)為單位的字符序列，一般用ASCII碼表示操作數(shù)寬度：有多種，如字節(jié)、16位、32位、64位等第7章總結(jié)（1）尋址方式立即：地址碼直接給出操作數(shù)本身直接：地址碼給出操作數(shù)所在的內(nèi)存單元地址間接：地址碼給出操作數(shù)所在的內(nèi)存單元地址所在的內(nèi)存單元地址寄存器(直接）：地址碼給出操作數(shù)所在的寄存器編號(hào)寄存器間接：地址碼給出操作數(shù)所在單元的地址所在的寄存器編號(hào)棧：操作數(shù)約定在棧中，總是從棧頂取數(shù)或存數(shù)偏移尋址：用基地址+形式地址得到操作數(shù)所在的內(nèi)存單元地址，包括：變址尋址：地址碼給出一個(gè)形式地址D，隱含或明顯地指定一個(gè)寄存器作為變址寄存器I。有效地址EA=D+(I)。通常用于數(shù)組元素的訪問。相對(duì)尋址：指令中的形式地址給出一個(gè)位移量D，而基準(zhǔn)地址由程序計(jì)數(shù)器PC提供。有效地址EA=(PC)+D。通常用于跳轉(zhuǎn)目標(biāo)地址。基址尋址：地址碼為形式地址，作為位移量D，隱含或明顯指定一個(gè)寄存器作為基址寄存器B。有效地址EA=(B)+D。通常用于存儲(chǔ)器操作數(shù)訪問。第7章總結(jié)（2）指令系統(tǒng)風(fēng)格：決定了處理器的設(shè)計(jì)按地址碼指定風(fēng)格來(lái)分累加器型：一個(gè)操作數(shù)和結(jié)果都隱含在累加器中棧型：操作數(shù)和結(jié)果都隱含在棧（Stack）中通用寄存器型：操作數(shù)明顯地指定在哪個(gè)通用寄存器中裝入/存儲(chǔ)型：運(yùn)算類指令的操作數(shù)只能在寄存器中，只有裝入(Load)指令和存儲(chǔ)(Store)指令才能訪問內(nèi)存按指令系統(tǒng)的復(fù)雜度來(lái)分

CISC：復(fù)雜指令系統(tǒng)計(jì)算機(jī)

RISC：精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī)RISC-V指令系統(tǒng)（有6種指令格式）R-型為寄存器操作、I-型為短立即數(shù)或裝入（Load）S-型為存儲(chǔ)（Store）、B-型為條件跳轉(zhuǎn)U-型為長(zhǎng)立即數(shù)操作、J-型為無(wú)條件跳轉(zhuǎn)第7章總結(jié)（3）總體要求理解指令系統(tǒng)與處理器的關(guān)系，理解單周期處理器、多周期處理器、流水線處理器設(shè)計(jì)的基本原理、電路結(jié)構(gòu)和各控制信號(hào)含義。具體要求中央處理器概述指令執(zhí)行過程CPU的基本組成數(shù)據(jù)通路與時(shí)序控制計(jì)算機(jī)性能與CPU時(shí)間單周期數(shù)據(jù)通路設(shè)計(jì)RV32I單周期數(shù)據(jù)通路設(shè)計(jì)擴(kuò)展器、ALU、IFU、完整數(shù)據(jù)通路單周期控制器設(shè)計(jì)RV32I指令與控制信號(hào)的關(guān)系控制器電路結(jié)構(gòu)（PLA陣列）基于對(duì)RISC-V單周期CPU的理解，能對(duì)具體問題進(jìn)行分析第8章中央處理器在理解基本原理的基礎(chǔ)上，對(duì)具體問題進(jìn)行分析總體要求理解指令系統(tǒng)與處理器的關(guān)系，理解單周期處理器、多周期處理器、流水線處理器設(shè)計(jì)的基本原理、電路結(jié)構(gòu)和各控制信號(hào)含義。具體要求多周期處理器設(shè)計(jì)與單周期處理器的差別多周期數(shù)據(jù)通路設(shè)計(jì)基本思想硬連線路控制器和微程序控制器帶異常處理的處理器設(shè)計(jì)流水線處理器設(shè)計(jì)流水線處理器設(shè)計(jì)基本思想RV32I流水線處理器設(shè)計(jì)流水段寄存器、控制信號(hào)含義等數(shù)據(jù)冒險(xiǎn)和控制冒險(xiǎn)的檢測(cè)和處理原理指令級(jí)并行（超流水、靜態(tài)多發(fā)射、動(dòng)態(tài)多發(fā)射）基于對(duì)RISC-V流水線CPU的理解，能對(duì)具體問題進(jìn)行分析第8章中央處理器（續(xù)）了解多周期處理器的基本設(shè)計(jì)原理及基本結(jié)構(gòu)了解相關(guān)基本概念第8章總結(jié)（1）CPU的主要功能周而復(fù)始執(zhí)行指令執(zhí)行指令過程中，若發(fā)現(xiàn)異常情況，則轉(zhuǎn)異常處理每個(gè)指令結(jié)束，查詢有沒有中斷請(qǐng)求，有則響應(yīng)中斷CPU的內(nèi)部結(jié)構(gòu)由數(shù)據(jù)通路(Datapath)和控制單元(Controlunit)組成數(shù)據(jù)通路中包含組合邏輯單元（操作元件）和存儲(chǔ)信息的狀態(tài)單元操作元件：用于數(shù)據(jù)處理，如：加法器、運(yùn)算器ALU、擴(kuò)展器（0擴(kuò)展或符號(hào)擴(kuò)展）、多路選擇器、以及狀態(tài)單元的讀操作線路等。狀態(tài)單元包括觸發(fā)器、寄存器、寄存器堆、數(shù)據(jù)/指令存儲(chǔ)器等，用于對(duì)指令執(zhí)行的中間狀態(tài)或最終結(jié)果進(jìn)行保存?？刂茊卧獙?duì)指令進(jìn)行譯碼，與指令執(zhí)行得到的條件碼或當(dāng)前機(jī)器的狀態(tài)、時(shí)序信號(hào)（時(shí)鐘）等組合，生成對(duì)數(shù)據(jù)通路進(jìn)行控制的控制信號(hào)計(jì)算機(jī)性能評(píng)價(jià)CPU執(zhí)行時(shí)間=程序指令條數(shù)xCPIx時(shí)鐘周期第8章總結(jié)（2）CPU中的寄存器用戶可見寄存器（用戶程序可使用）通用寄存器：用來(lái)存放地址或數(shù)據(jù)，需在指令中明顯給出，如段指針、變址器、基址器、堆棧指針、棧幀指針等。程序計(jì)數(shù)器PC：部分可見。由CPU根據(jù)指令執(zhí)行結(jié)果設(shè)定?？刂坪蜖顟B(tài)寄存器（內(nèi)核程序可使用）程序狀態(tài)字寄存器PSWR（標(biāo)志寄存器）：存放條件碼等其他控制/狀態(tài)寄存器：如進(jìn)程控制塊指針、系統(tǒng)堆棧指針、頁(yè)表指針等內(nèi)部寄存器（程序不可見）指令寄存器IR存儲(chǔ)器地址寄存器MAR存儲(chǔ)器緩沖(數(shù)據(jù))寄存器MBR/MDR流水段寄存器……指令執(zhí)行過程取指、譯碼、取數(shù)、運(yùn)算、存結(jié)果、查中斷指令周期：取出并執(zhí)行一條指令的時(shí)間，由若干個(gè)時(shí)鐘周期組成時(shí)鐘周期：CPU中用于信號(hào)同步的信號(hào)，是CPU最小的時(shí)間單位（傳統(tǒng)處理器一個(gè)指令周期由多個(gè)機(jī)器周期組成。一般把完成一次總線操作訪問主存或I/O的時(shí)間稱為機(jī)器周期，一個(gè)機(jī)器周期由多個(gè)時(shí)鐘組成）數(shù)據(jù)通路的定時(shí)方式現(xiàn)代計(jì)算機(jī)都采用時(shí)鐘信號(hào)進(jìn)行定時(shí)一旦時(shí)鐘有效信號(hào)到來(lái)，數(shù)據(jù)通路中的狀態(tài)單元可以開始寫入信息如果狀態(tài)單元每個(gè)周期都更新信息，則無(wú)需加“寫使能”控制信號(hào)，否則，需加“寫使能”控制信號(hào)，以使必要時(shí)控制信息寫入寄存器數(shù)據(jù)通路中信息的流動(dòng)過程每條指令在取指令階段和指令譯碼階段都一樣每條指令的功能不同，故在數(shù)據(jù)通路中所經(jīng)過的部件和路徑可能不同數(shù)據(jù)在數(shù)據(jù)通路中的流動(dòng)過程由控制信號(hào)確定控制信號(hào)由控制器根據(jù)指令代碼來(lái)生成第8章總結(jié)（3）單周期處理器的設(shè)計(jì)每條指令都在一個(gè)時(shí)鐘周期內(nèi)完成時(shí)鐘周期以最長(zhǎng)的Load指令所花時(shí)間為準(zhǔn)無(wú)需加臨時(shí)寄存器存放指令執(zhí)行的中間結(jié)果同一個(gè)功能部件不能重復(fù)使用控制信號(hào)在整個(gè)指令執(zhí)行過程中不變，所以控制器設(shè)計(jì)簡(jiǎn)單，只要寫出指令和控制信號(hào)之間的真值表，就可以設(shè)計(jì)出控制器多周期處理器的設(shè)計(jì)每條指令分成多個(gè)階段，每個(gè)階段在一個(gè)時(shí)鐘內(nèi)完成不同指令包含的時(shí)鐘個(gè)數(shù)不同階段的劃分要均衡，每個(gè)階段只能完成一個(gè)獨(dú)立、簡(jiǎn)單的功能，如：一次ALU操作一次存儲(chǔ)器訪問一次寄存器存取需加內(nèi)部寄存器（IR、MAR、MDR等）存放指令執(zhí)行的中間結(jié)果同一個(gè)功能部件能在不同的時(shí)鐘中被重復(fù)使用可用有限狀態(tài)機(jī)來(lái)表示指令執(zhí)行流程，并以此設(shè)計(jì)控制器第8章總結(jié)（4）控制單元實(shí)現(xiàn)方式有限狀態(tài)機(jī)描述方式每個(gè)時(shí)鐘周期包含的控制信號(hào)的值的組合看成一個(gè)狀態(tài)，每來(lái)一個(gè)時(shí)鐘，控制信號(hào)會(huì)有一組新的取值，也就是一個(gè)新的狀態(tài)所有指令的執(zhí)行過程可用一個(gè)有限狀態(tài)轉(zhuǎn)換圖來(lái)描述用一個(gè)組合邏輯電路（一般為PLA電路）來(lái)生成控制信號(hào)，用一個(gè)狀態(tài)寄存器實(shí)現(xiàn)狀態(tài)之間的轉(zhuǎn)換實(shí)現(xiàn)的控制器稱為硬布線控制器微程序描述方式每個(gè)時(shí)鐘周期所包含的控制信號(hào)的值的組合看成是一個(gè)0/1序列，每個(gè)控制信號(hào)對(duì)應(yīng)一個(gè)微命令，控制信號(hào)取不同的值，就發(fā)出不同的微命令若干微命令組合成一個(gè)微指令，每條指令所包含的動(dòng)作就由若干條微指令來(lái)完成，每來(lái)一個(gè)時(shí)鐘，執(zhí)行一條微指令每條指令對(duì)應(yīng)一個(gè)微程序，執(zhí)行時(shí)，先找到對(duì)應(yīng)的第一條微指令，然后按照特定的順序取出后續(xù)的微指令執(zhí)行所有微程序存放在控制存儲(chǔ)器（CS）中，CS用ROM實(shí)現(xiàn)實(shí)現(xiàn)的控制器稱為微程序控制器第8章總結(jié)（5）指令流水線的設(shè)計(jì)將每條指令的執(zhí)行規(guī)整化為若干個(gè)同樣的流水階段每個(gè)流水階段的執(zhí)行時(shí)間一樣，都等于一個(gè)時(shí)鐘理想情況下，每個(gè)時(shí)鐘有一條指令進(jìn)入流水線，也有一條指令執(zhí)行結(jié)束每個(gè)流水段中的部件都是組合邏輯加寄存器，組合邏輯中產(chǎn)生的結(jié)果在時(shí)鐘到來(lái)時(shí)被存儲(chǔ)到寄存器（如：程序計(jì)數(shù)器、條件碼寄存器、流水線寄存器等）。每?jī)蓚€(gè)相鄰流水段之間的流水段寄存器，用以記錄所有在后面階段要用到的各種信息，有哪些呢？指令的代碼、本條指令地址(PC)、擴(kuò)展后的立即數(shù)、參加運(yùn)算的操作數(shù)、指令運(yùn)算結(jié)果、指令異常信息、寄存器讀口地址、寄存器寫口地址(Rd)、存儲(chǔ)器地址等。指令譯碼得到的控制信號(hào)通過流水線寄存器傳送到后面各個(gè)流水段中第8章總結(jié)（6）ClkCycle1MultipleCycleImplementation:IfetchRegExecMemWrCycle2Cycle3Cycle4Cycle5Cycle6Cycle7Cycle8Cycle9Cycle10LoadIfetchRegExecMemWrIfetchRegExecMemLoadStorePipelineImplementation:IfetchRegExecMemWrStoreClkSingleCycleImplementation:LoadStoreWasteIfetchR-typeIfetchRegExecMemWrR-typeCycle1Cycle2單周期,多周期和

流水線比較第8章總結(jié)（7）結(jié)構(gòu)冒險(xiǎn)（資源沖突）：多條指令同時(shí)使用同一個(gè)功能部件規(guī)定每個(gè)功能部件在一條指令中只能被用一次規(guī)定每個(gè)功能部件只能在某個(gè)特定的階段被用指令存儲(chǔ)器(CodeCache)和數(shù)據(jù)存儲(chǔ)器(DataCache)分開數(shù)據(jù)冒