組合邏輯電路分析與設(shè)計(jì)結(jié)構(gòu)：無反饋功能：無記憶輸出：只與當(dāng)前輸入有關(guān)結(jié)構(gòu)：有反饋功能：有記憶輸出：與當(dāng)前和歷史輸入有關(guān)時(shí)序邏輯電路數(shù)字電路組合邏輯電路1第2章組合邏輯電路分析與設(shè)計(jì)集成邏輯門常用MSI組合邏輯模塊組合型PLD組合邏輯電路分析組合邏輯電路設(shè)計(jì)組合邏輯電路的VHDL描述組合邏輯電路中的險(xiǎn)象本章內(nèi)容重點(diǎn)2第2章組合邏輯電路分析與設(shè)計(jì)2.1集成邏輯門TTL：Transistor-TransistorLogicECL：EmitterCoupledLogic單極型邏輯門雙極型邏輯門兩種載流子導(dǎo)電一種載流子導(dǎo)電集成邏輯門NMOSPMOSCMOS：

ComplementaryMOS

TTL和CMOS邏輯門最常用3第2章組合邏輯電路分析與設(shè)計(jì)TTL和CMOS邏輯門典型芯片4第2章組合邏輯電路分析與設(shè)計(jì)一、集成邏輯門系列1、CMOS邏輯門VDD>|VT1|+|VT2|AFQ1Q201導(dǎo)通截止10截止導(dǎo)通5第2章組合邏輯電路分析與設(shè)計(jì)CMOS邏輯門6第2章組合邏輯電路分析與設(shè)計(jì)

CMOS4000系列特點(diǎn)電源范圍寬：＋3V～＋18V。邏輯電平：VOH≈VDD，VOL≈0V?？垢蓴_能力強(qiáng)功耗低：靜態(tài)IDD<0.5μA速度慢：典型時(shí)延60nS輸入阻抗高，驅(qū)動(dòng)同類器件能力強(qiáng)。邏輯電平與TTL不兼容?？轨o電要求高。多余的輸入端不允許懸空。7第2章組合邏輯電路分析與設(shè)計(jì)2、TTL邏輯門74××標(biāo)準(zhǔn)系列74L××低功耗系列74S××肖特基系列74F××高速系列74LS××低功耗肖特基系列74AS××先進(jìn)的肖特基系列74LV××低壓系列〔3.3V，1.8V〕74系列：商用系列54系列：軍用系列CMOS74HC74HCT8第2章組合邏輯電路分析與設(shè)計(jì)輸入級(jí)邏輯與中間級(jí)電壓分相輸出級(jí)邏輯非負(fù)載能力強(qiáng)典型TTL與非門電路

輸入級(jí)

中間級(jí)

輸出級(jí)

R1R2R5T1bcABCR3R4T2T5T4

FVCCT3e1e2e3典型TTL與非門電路9第2章組合邏輯電路分析與設(shè)計(jì)多射極晶體管結(jié)構(gòu)及等效電路

(a)結(jié)構(gòu)(b)等效電路多射極晶體管結(jié)構(gòu)及等效電路bD4cR1VCCe1e2e3D1D2D3P型襯底NPNNNe1e2e3bc

10第2章組合邏輯電路分析與設(shè)計(jì)電源電壓：＋5V邏輯電平：VOH≈3.6V，VOL≈0.3V抗干擾能力不如CMOS器件功耗不低：靜態(tài)ICC

在mA量級(jí)速度比CMOS快：典型時(shí)延10nS輸入阻抗低，驅(qū)動(dòng)同類器件能力比CMOS低多余的輸入端懸空相當(dāng)于接1

TTL74／54系列特點(diǎn)11第2章組合邏輯電路分析與設(shè)計(jì)二、集成邏輯門的主要電氣指標(biāo)邏輯電平輸入邏輯電平VIL和VIH輸出邏輯電平VOL和VOH噪聲容限低電平輸入時(shí)的噪聲容限VNL高電平輸入時(shí)的噪聲容限VNH輸出驅(qū)動(dòng)能力低電平輸出時(shí)的驅(qū)動(dòng)能力高電平輸出時(shí)的驅(qū)動(dòng)能力功耗：靜態(tài)功耗和動(dòng)態(tài)功耗時(shí)延：上升時(shí)延tPLH、下降時(shí)延tPHL和平均時(shí)延tPD12第2章組合邏輯電路分析與設(shè)計(jì)1、邏輯電平輸入邏輯電平

VIL和VILMAX

關(guān)門電平VOFFVIH和VIHMIN

開門電平VON輸出邏輯電平

VOL和VOLMAXVOH和VOHMINVONVOFFHIGHLOW未定義13第2章組合邏輯電路分析與設(shè)計(jì)邏輯電平典型值輸入邏輯電平

VIL和VILMAX

關(guān)門電平VOFFVIH和VIHMIN

開門電平VON輸出邏輯電平

VOL和VOLMAXVOH和VOHMINCMOS(5V)TTL0,1.50.3,0.81.50.85,3.53.6,2.03.52.00,0.10.3,0.55,4.93.6,2.414第2章組合邏輯電路分析與設(shè)計(jì)關(guān)門電阻ROFF與開門電阻RON將邏輯門的一個(gè)輸入端通過電阻Ri接地，邏輯門的其余輸入端懸空，那么有電源電流從該輸入端流向Ri，并在Ri上產(chǎn)生壓降Vi。使Vi=VOFF時(shí)的輸入電阻Ri稱為邏輯門的關(guān)門電阻ROFF，使Vi=VON時(shí)的輸入電阻Ri稱為邏輯門的開門電阻RON。TTL門：ROFF≈0.7kΩ,RON≈1.5kΩRiROFF，關(guān)門；RiRON，開門&Ri例：分別為TTL和CMOS門時(shí)，F(xiàn)、G為什么？&100ΩAF=150kΩ1G15第2章組合邏輯電路分析與設(shè)計(jì)2、噪聲容限〔抗干擾容限〕VNL＝VILMAX－VOLMAX

VNH＝VOHMIN－VIHMIN&&ABCG1G2FVOLMAX

VILMAXVOFFVOHMINVIHMINVON16第2章組合邏輯電路分析與設(shè)計(jì)3、輸出驅(qū)動(dòng)能力〔負(fù)載能力〕用輸出電流衡量高電平輸出電流IOH低電平輸出電流IOL通常，高電平輸出時(shí)的驅(qū)動(dòng)能力強(qiáng)用“扇出系數(shù)NO〞衡量低電平輸出時(shí)的驅(qū)動(dòng)能力NOL≤IOL／IIL高電平輸出時(shí)的驅(qū)動(dòng)能力NOH≤IOH／IIHNO＝min〔NOL，NOH〕&&&……17第2章組合邏輯電路分析與設(shè)計(jì)4、功耗5、信號(hào)時(shí)延〔電路工作速度〕低速電路，主要是靜態(tài)功耗；高速電路，主要是動(dòng)態(tài)功耗。CMOS功耗非常小，TTL功耗中等，ECL功耗最大。18第2章組合邏輯電路分析與設(shè)計(jì)各類集成邏輯門性能比較〔見P44表2-2〕填空在TTL、ECL、CMOS三種邏輯門中，〔〕門速度最快，〔〕門功耗最低，〔〕門負(fù)載能力最強(qiáng)，〔〕門抗干擾能力最強(qiáng)。ECLCMOSCMOSCMOS19第2章組合邏輯電路分析與設(shè)計(jì)三、邏輯電路的特殊輸出結(jié)構(gòu)1、三態(tài)輸出結(jié)構(gòu)三態(tài)：高電平狀態(tài)，低電平狀態(tài)高阻狀態(tài)(Z狀態(tài))。20第2章組合邏輯電路分析與設(shè)計(jì)三態(tài)門的應(yīng)用----總線結(jié)構(gòu)單向總線雙向總線任何時(shí)候至多允許1個(gè)三態(tài)門工作！21第2章組合邏輯電路分析與設(shè)計(jì)2、漏極〔集電極〕開路輸出結(jié)構(gòu)線與：邏輯門輸出端直接相連實(shí)現(xiàn)“邏輯與〞功能。漏極〔集電極〕開路邏輯門----OD〔OC〕門22第2章組合邏輯電路分析與設(shè)計(jì)2.2常用MSI組合邏輯模塊

SSI

—Small

Scale

Integration

(小規(guī)模集成電路)

MSI—MediumScaleIntegration

(中規(guī)模集成電路)

LSI—LargeScaleIntegration

(大規(guī)模集成電路)

VLSI—Very

Large

Scale

Integration

(超大規(guī)模集成電路)23第2章組合邏輯電路分析與設(shè)計(jì)數(shù)字集成電路的規(guī)模劃分集成規(guī)模SSIMSILSIVLSIULSIGLSI門數(shù)/片＜10１10１~10２10２~10４10４~10６10６~10８＞10８元件數(shù)/片＜10２10２~10３10３~10５10５~10７10７~10９＞10９ULSI：特大規(guī)模集成電路GLSI：巨大規(guī)模集成電路24第2章組合邏輯電路分析與設(shè)計(jì)常用MSI組合邏輯模塊加法器比較器編碼器譯碼器數(shù)據(jù)選擇器數(shù)據(jù)分配器奇偶發(fā)生器25第2章組合邏輯電路分析與設(shè)計(jì)一、加法器(Adder)功能：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算種類

半加器：Half-Adder

全加器：Full-Adder

半加：僅對(duì)兩個(gè)一位二進(jìn)制數(shù)A和B進(jìn)行的加法運(yùn)算。

全加：對(duì)兩個(gè)1位二進(jìn)制數(shù)A和B連同低位來的進(jìn)位C進(jìn)行的加法運(yùn)算。26第2章組合邏輯電路分析與設(shè)計(jì)1、半加器(a)真值表(b)國標(biāo)符號(hào)(c)慣用符號(hào)圖2-13半加器真值表與邏輯符號(hào)Σ

COABSCABSCHA

A

B

CS0000010110011110

C=ABS=AB+AB=A⊕B27第2章組合邏輯電路分析與設(shè)計(jì)2、全加器(a)國標(biāo)符號(hào)(b)慣用符號(hào)(c)真值表圖2-14全加器真值表與邏輯符號(hào)Σ

CICOAiBiCiSiCi+1AiBiCiSiCi+1FA

AiBiCiCi+1Si000000010101001011101000110110110101111128第2章組合邏輯電路分析與設(shè)計(jì)3、4位二進(jìn)制數(shù)全加器7483/283逐級(jí)傳遞，時(shí)延大，速度慢提高進(jìn)位速度：先行進(jìn)位29第2章組合邏輯電路分析與設(shè)計(jì)MSI加法器7483/7428330第2章組合邏輯電路分析與設(shè)計(jì)7483/74283的級(jí)聯(lián)擴(kuò)展31第2章組合邏輯電路分析與設(shè)計(jì)二、比較器〔Comparator〕功能： 對(duì)兩個(gè)位數(shù)相同的二進(jìn)制整數(shù)進(jìn)行數(shù)值比較并判定其大小關(guān)系。比較器數(shù)A數(shù)BA＞BA＝BA＜B32第2章組合邏輯電路分析與設(shè)計(jì)1、4位二進(jìn)制數(shù)比較器748533第2章組合邏輯電路分析與設(shè)計(jì)34第2章組合邏輯電路分析與設(shè)計(jì)2、比較器的級(jí)聯(lián)擴(kuò)展圖2-197485級(jí)連構(gòu)成7位二進(jìn)制數(shù)比較器思考7485〔L〕的級(jí)聯(lián)輸入端為什么要接010？高位多余的輸入端還可以怎樣連接？35第2章組合邏輯電路分析與設(shè)計(jì)三、編碼器(Encoder)：功能將待編碼字符用0、1代碼表示。種類二進(jìn)制編碼器

BCD編碼器優(yōu)先編碼器36第2章組合邏輯電路分析與設(shè)計(jì)1、2n線-n線編碼器37第2章組合邏輯電路分析與設(shè)計(jì)2、8線-3線優(yōu)先編碼器74148EI----使能輸入EO----使能輸出，用于擴(kuò)展GS----組件選擇輸出38第2章組合邏輯電路分析與設(shè)計(jì)74148功能表39第2章組合邏輯電路分析與設(shè)計(jì)74148的級(jí)聯(lián)擴(kuò)展40第2章組合邏輯電路分析與設(shè)計(jì)四、譯碼器(Decoder)功能將輸入的0、1編碼復(fù)原成相應(yīng)的符號(hào)。種類：n位譯碼輸入和m個(gè)譯碼輸出全譯碼器：m=2n；局部譯碼器：m2n；用途變量譯碼器：用于變量譯碼顯示譯碼器：用于顯示譯碼41第2章組合邏輯電路分析與設(shè)計(jì)1、3線-8線譯碼器7413842第2章組合邏輯電路分析與設(shè)計(jì)74138的功能表43第2章組合邏輯電路分析與設(shè)計(jì)2、4線-16線譯碼器7415444第2章組合邏輯電路分析與設(shè)計(jì)用74154構(gòu)成BCD碼譯碼器0045第2章組合邏輯電路分析與設(shè)計(jì)3、七段顯示譯碼器7448〔1〕LED七段顯示器46第2章組合邏輯電路分析與設(shè)計(jì)〔2〕七段顯示譯碼／驅(qū)動(dòng)器7448輸出高電平有效〔驅(qū)動(dòng)共陰極LED〕工作模式：字符顯示試燈滅燈滅“0〞47第2章組合邏輯電路分析與設(shè)計(jì)LT--試燈輸入BI--滅燈輸入RBI--滅零輸入RBO--滅零輸出48第2章組合邏輯電路分析與設(shè)計(jì)7448的應(yīng)用0089·06008906·49第2章組合邏輯電路分析與設(shè)計(jì)4、譯碼器的擴(kuò)展與應(yīng)用50第2章組合邏輯電路分析與設(shè)計(jì)譯碼器的應(yīng)用AB----地址總線DB----數(shù)據(jù)總線RD----讀信號(hào)WR----寫信號(hào)CS----片選信號(hào)DB----數(shù)據(jù)總線OE----讀信號(hào)WR----寫信號(hào)圖2-30譯碼器在計(jì)算機(jī)系統(tǒng)中的應(yīng)用

ABCPU——RD——WRDB譯碼器

設(shè)備0

CS

DBOE

WR

設(shè)備k

CS

DBOE

WR...51第2章組合邏輯電路分析與設(shè)計(jì)五、數(shù)據(jù)選擇器和數(shù)據(jù)分配器MUXDMUXMultiplexerDemultiplexer52第2章組合邏輯電路分析與設(shè)計(jì)1、8選1數(shù)據(jù)選擇器7415153第2章組合邏輯電路分析與設(shè)計(jì)8選1數(shù)據(jù)選擇器的輸出函數(shù)式54第2章組合邏輯電路分析與設(shè)計(jì)2、數(shù)據(jù)選擇器的擴(kuò)展55第2章組合邏輯電路分析與設(shè)計(jì)3、數(shù)據(jù)分配器56第2章組合邏輯電路分析與設(shè)計(jì)2.3組合型可編程邏輯器件可編程邏輯器件〔PLD〕ProgrammableLogicDevice特點(diǎn)芯片內(nèi)部集成大量邏輯資源；通過編程實(shí)現(xiàn)內(nèi)部電路連接。分類組合型PLD、時(shí)序型PLD簡(jiǎn)單PLD(SPLD)、復(fù)雜PLD(CPLD)57第2章組合邏輯電路分析與設(shè)計(jì)一、PLD的一般結(jié)構(gòu)與電路畫法1、PLD的一般結(jié)構(gòu)核心58第2章組合邏輯電路分析與設(shè)計(jì)2、PLD的電路畫法〔1〕PLD中連接的表示方法59第2章組合邏輯電路分析與設(shè)計(jì)〔2〕PLD中邏輯門的表示方法60第2章組合邏輯電路分析與設(shè)計(jì)〔3〕與-或陣列圖61第2章組合邏輯電路分析與設(shè)計(jì)二、組合型PLD器件類型與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可編程62第2章組合邏輯電路分析與設(shè)計(jì)1、PROM可編程只讀存儲(chǔ)器與陣列：

不可編程或陣列：

可編程用作函數(shù)發(fā)生器實(shí)現(xiàn)標(biāo)準(zhǔn)與-或式63第2章組合邏輯電路分析與設(shè)計(jì)PROM應(yīng)用舉例64第2章組合邏輯電路分析與設(shè)計(jì)2、PLA可編程邏輯陣列與陣列：可編程或陣列：

可編程實(shí)現(xiàn)最簡(jiǎn)與-或式65第2章組合邏輯電路分析與設(shè)計(jì)3、PAL可編程陣列邏輯與陣列：可編程或陣列：

不可編程實(shí)現(xiàn)最簡(jiǎn)與-或式PAL16L8陣列圖66第2章組合邏輯電路分析與設(shè)計(jì)組合型PLD應(yīng)用舉例分別用適當(dāng)規(guī)模的PROM、PLA和PAL實(shí)現(xiàn)一個(gè)1位二進(jìn)制數(shù)全加器。AiBiCiSiCi+1FA

AiBiCiCi+1Si000000010101001011101000110110110101111167第2章組合邏輯電路分析與設(shè)計(jì)PROM實(shí)現(xiàn)全加器PROM實(shí)現(xiàn)全加器68第2章組合邏輯電路分析與設(shè)計(jì)PLA實(shí)現(xiàn)全加器PLA實(shí)現(xiàn)全加器69第2章組合邏輯電路分析與設(shè)計(jì)PAL實(shí)現(xiàn)全加器PAL實(shí)現(xiàn)全加器70第2章組合邏輯電路分析與設(shè)計(jì)2.4組合邏輯電路分析目的:

確定電路的邏輯功能。分析類型：使用邏輯門的電路分析使用MSI模塊的電路分析71第2章組合邏輯電路分析與設(shè)計(jì)一、基于邏輯門的電路分析1、分析步驟根據(jù)電路寫出輸出函數(shù)表達(dá)式；根據(jù)邏輯表達(dá)式列出真值表；根據(jù)真值表判斷電路的邏輯功能。72第2章組合邏輯電路分析與設(shè)計(jì)如何從真值表判斷電路功能？73第2章組合邏輯電路分析與設(shè)計(jì)2、分析舉例例2-1分析圖2-41所示電路的功能。&&&&FABC圖2-41例2-1的電路功能三人表決電路74第2章組合邏輯電路分析與設(shè)計(jì)補(bǔ)充分析實(shí)例----課堂練習(xí)例某組合邏輯電路的輸出函數(shù)表達(dá)式為：

G3=B3

G2=B3

B2

G1=B2

B1

G0=B1

B0

試判斷其邏輯功能。功能4位二進(jìn)制碼

4位格雷碼轉(zhuǎn)換B3B2B1B0G3G2G1G00000000000010001001000110011001001000110010101110110010101110100100011001001110110101111101111101100101011011011111010011111100075第2章組合邏輯電路分析與設(shè)計(jì)二、基于MSI模塊的電路分析1、分析方法能寫出給定邏輯電路的輸出邏輯函數(shù)表達(dá)式時(shí)，盡量寫出表達(dá)式，然后列出真值表，判斷電路的邏輯功能；不能寫出表達(dá)式、但能根據(jù)模塊的功能及連接方法列出電路的真值表時(shí)，盡量列出真值表，從真值表判斷電路的邏輯功能；既不能寫出邏輯表達(dá)式、也不能列出真值表時(shí)，可根據(jù)所使用模塊的功能及連接方法，通過分析、推理，判斷電路的邏輯功能。76第2章組合邏輯電路分析與設(shè)計(jì)例2-2分析圖2-42所示電路。

ABCJS 000 00 001 01 010 01 011 10 100 01 101 10 110 10 111 11功能：全加器2、分析舉例77第2章組合邏輯電路分析與設(shè)計(jì)例2-3分析圖2-43所示電路。功能5421→8421BCD碼轉(zhuǎn)換器78第2章組合邏輯電路分析與設(shè)計(jì)2.5組合邏輯電路設(shè)計(jì)分析的逆過程根本要求：功能正確、電路最簡(jiǎn)設(shè)計(jì)類型使用門電路使用MSI模塊目的:

設(shè)計(jì)滿足功能要求的組合邏輯電路79第2章組合邏輯電路分析與設(shè)計(jì)一、基于邏輯門的電路設(shè)計(jì)1、設(shè)計(jì)步驟根據(jù)功能要求列出待設(shè)計(jì)電路的真值表；

確定輸入、輸出變量的個(gè)數(shù)并定義變量；根據(jù)真值表求出和邏輯門相適應(yīng)的輸出函數(shù)最簡(jiǎn)表達(dá)式；

與非門---圈1；或非門、與或非門---圈0

用摩根定律進(jìn)行變形(OC與非門也圈0)根據(jù)最后所得到的函數(shù)表達(dá)式畫出邏輯電路圖。

80第2章組合邏輯電路分析與設(shè)計(jì)2、設(shè)計(jì)舉例例2－4設(shè)計(jì)一個(gè)組合電路，該電路能夠判斷一位輸入BCD碼是否8421碼。假設(shè)是8421碼，那么當(dāng)該碼能被4或5整除時(shí)，輸出有所指示。要求分別用與非門、或非門、與或非門實(shí)現(xiàn)該電路〔允許反變量輸入〕。解①定義輸入、輸出變量：

輸入：ABCD----1位BCD碼輸出：F1＝1----輸入是8421碼，

F2＝1----輸入8421碼可以被4或5整除。81第2章組合邏輯電路分析與設(shè)計(jì)②真值表82第2章組合邏輯電路分析與設(shè)計(jì)③用與非門實(shí)現(xiàn)83第2章組合邏輯電路分析與設(shè)計(jì)④用或非門和與或非門實(shí)現(xiàn)84第2章組合邏輯電路分析與設(shè)計(jì)思考假設(shè)用OC與非門實(shí)現(xiàn)該電路，應(yīng)如何連接？85第2章組合邏輯電路分析與設(shè)計(jì)例某廠有15kW和25kW兩臺(tái)發(fā)電機(jī)組和10kW、15kW、25kW三臺(tái)用電設(shè)備。三臺(tái)用電設(shè)備可能局部工作或都不工作，但不可能三臺(tái)同時(shí)工作。試用與非門設(shè)計(jì)一個(gè)供電控制電路，使電力負(fù)荷到達(dá)最正確匹配。允許反變量輸入。補(bǔ)充例子思考：供電控制電路誰是輸入，誰是輸出？變量定義用電設(shè)備：10kW----A、15kW----B、25kW----C發(fā)電機(jī)組：15kW----Y、25kW----Z

0----不工作1----工作86第2章組合邏輯電路分析與設(shè)計(jì)ABCYZ00000001010101001111100101011111001111φφ用電設(shè)備：10kW----A、15kW----B、25kW----C發(fā)電機(jī)組：15kW----Y、25kW----Z0----不工作1----工作用與非門實(shí)現(xiàn)，卡諾圖上圈1Y=AB+AB=ABABZ=C+AB=CAB電路&&&&&YZBAABC87第2章組合邏輯電路分析與設(shè)計(jì)二、基于MSI模塊的電路設(shè)計(jì)加法器用于實(shí)現(xiàn)特殊代碼轉(zhuǎn)換譯碼器用于實(shí)現(xiàn)邏輯函數(shù)

MUX用于實(shí)現(xiàn)邏輯函數(shù)88第2章組合邏輯電路分析與設(shè)計(jì)1、用加法器實(shí)現(xiàn)特殊代碼轉(zhuǎn)換 例2-5用7483實(shí)現(xiàn)5421BCD碼/8421BCD碼轉(zhuǎn)換。兩種代碼之間存在數(shù)量上的關(guān)系89第2章組合邏輯電路分析與設(shè)計(jì)5421BCD碼/8421BCD碼轉(zhuǎn)換思考余3碼/5421BCD碼？90第2章組合邏輯電路分析與設(shè)計(jì)2、用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)原理

低電平譯碼輸出有效的譯碼器是一個(gè)最大項(xiàng)發(fā)生器，它的每一個(gè)譯碼輸出端都是一個(gè)最大項(xiàng)，即Yi=Mi=mi；

高電平譯碼輸出有效的譯碼器是一個(gè)最小項(xiàng)發(fā)生器，它的每一個(gè)譯碼輸出端都是一個(gè)最小項(xiàng)，即Yi=mi=Mi。91第2章組合邏輯電路分析與設(shè)計(jì)實(shí)現(xiàn)方法最小項(xiàng)表達(dá)式F=∑mi=∑Yi

(高電平譯碼輸出，用或門)=∑mi=∏mi=∏Mi=∏Yi

(低電平譯碼輸出，用與非門)

最大項(xiàng)表達(dá)式F=∏Mi=∏Yi

(低電平譯碼輸出，用與門) =∏Mi=∑Mi=∑mi=∑Yi

(高電平譯碼輸出，用或非門)92第2章組合邏輯電路分析與設(shè)計(jì)例2－7試用3線－8線譯碼器74138實(shí)現(xiàn)1位二進(jìn)制數(shù)全減器。

93第2章組合邏輯電路分析與設(shè)計(jì)3、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)原理 數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式是關(guān)于地址選擇碼的全部最小項(xiàng)和對(duì)應(yīng)的各路輸入數(shù)據(jù)的與或型表達(dá)式。而任何組合邏輯函數(shù)都可以用與或型函數(shù)來表示，因此，數(shù)據(jù)選擇器也可以用來實(shí)現(xiàn)組合邏輯函數(shù)。94第2章組合邏輯電路分析與設(shè)計(jì)實(shí)現(xiàn)方法 ①將卡諾圖畫成與數(shù)據(jù)選擇器相適應(yīng)的形式：卡諾圖某邊變量數(shù)=地址碼位數(shù)②將要實(shí)現(xiàn)的邏輯函數(shù)填入卡諾圖并在卡諾圖上畫圈：圈1，且保存地址碼。③讀圖：地址選擇碼可以不讀出來，只讀出其它變量的化簡(jiǎn)結(jié)果，即Di。④根據(jù)地址選擇碼和數(shù)據(jù)輸入值，畫出用數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯電路。 95第2章組合邏輯電路分析與設(shè)計(jì)例分別用用四選一和八選一實(shí)現(xiàn)邏輯函數(shù)四選一實(shí)現(xiàn)邏輯函數(shù)96第2章組合邏輯電路分析與設(shè)計(jì)八選一實(shí)現(xiàn)邏輯函數(shù)97第2章組合邏輯電路分析與設(shè)計(jì)2.6組合邏輯電路的VHDL描述VHDL：超高速集成電路硬件描述語言VHSICHardwareDescriptionLanguageVHSIC：VeryHighSpeedIntegratedCircuit硬件描述語言描述硬件電路功能、信號(hào)連接關(guān)系及定時(shí)關(guān)系的語言VHDL的描述方式功能描述：用語句描述電路功能〔表達(dá)式、真值表、電路圖〕行為描述：對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型進(jìn)行描述〔高層次描述〕另一種HDL語言：Verilog98第2章組合邏輯電路分析與設(shè)計(jì)一、VHDL源程序的根本結(jié)構(gòu)實(shí)體說明描述模塊的I/O信號(hào)結(jié)構(gòu)體描述實(shí)體內(nèi)部的結(jié)構(gòu)和行為〔邏輯功能〕配置從庫中選擇所需單元組成具體的結(jié)構(gòu)體程序包存放各設(shè)計(jì)模塊可共享的數(shù)據(jù)類型和子程序等庫存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包、配置等99第2章組合邏輯電路分析與設(shè)計(jì)1、實(shí)體說明(EntityDeclaration)功能

描述邏輯模塊輸入、輸出信號(hào)的名稱和類型語法結(jié)構(gòu)類屬和端口說明格式entity實(shí)體名is --實(shí)體名自選，通常用反映模塊功能特征的名稱[generic(類屬表)；]--類屬說明，用于指定參數(shù)。[]表示可選項(xiàng)[port〔端口表〕；]--端口說明，用于指定端口endentity實(shí)體名； --這里的實(shí)體名要和開始的實(shí)體名一致generic〔常數(shù)名：數(shù)據(jù)類型：=設(shè)定值；...〕；port〔端口名：端口模式數(shù)據(jù)類型；...〕；100第2章組合邏輯電路分析與設(shè)計(jì)端口模式實(shí)體說明舉例in：輸入out：輸出，不能用于實(shí)體內(nèi)部反響inout：雙向，可用于實(shí)體內(nèi)部反響buffer：緩沖輸出，可用于實(shí)體內(nèi)部反響101第2章組合邏輯電路分析與設(shè)計(jì)2、結(jié)構(gòu)體(Architecture)功能

描述實(shí)體的具體功能語法結(jié)構(gòu)architecture結(jié)構(gòu)體名of實(shí)體名is [說明語句]；begin [功能描述語句]；endarchitecture結(jié)構(gòu)體名；102第2章組合邏輯電路分析與設(shè)計(jì)與非門的VHDL源程序entityNAND2is --實(shí)體名NAND2port(A,B:inSTD_LOGIC;

--輸入端口A,B

C:outSTD_LOGIC);

--輸出端口CendentityNAND2;architecture

DATAFLOWofNAND2is--結(jié)構(gòu)體名DATAFLOW

begin C<=AnandB; --邏輯功能C=ABendarchitecture

DATAFLOW;103第2章組合邏輯電路分析與設(shè)計(jì)3、配置(Configuration)功能描述實(shí)體的具體結(jié)構(gòu)〔選擇結(jié)構(gòu)體單元〕語法結(jié)構(gòu)configuration配置名

of實(shí)體名is

配置說明endconfiguration配置名；

104第2章組合邏輯電路分析與設(shè)計(jì)4、程序包(Package)功能

存放可共享的數(shù)據(jù)類型、常量、子程序等語法結(jié)構(gòu)

由程序包說明和程序包體組成。105第2章組合邏輯電路分析與設(shè)計(jì)程序包舉例106第2章組合邏輯電路分析與設(shè)計(jì)5、庫(Library)功能存放已編譯的實(shí)體說明、結(jié)構(gòu)體、配置和程序包等共享資源。位于實(shí)體說明前。種類STD庫：VHDL標(biāo)準(zhǔn)庫，例如STANDARD程序包WORK庫：現(xiàn)行作業(yè)庫，工程編譯后自動(dòng)存入IEEE庫：資源庫，例如STD_LOGIC_1164ASIC庫：公司提供的ASIC單元庫用戶自定義庫：用戶根據(jù)需要建立的庫107第2章組合邏輯電路分析與設(shè)計(jì)庫的語法結(jié)構(gòu)library庫名；use庫名.程序包名.工程名；--當(dāng)工程名為ALL時(shí)，表示翻開整個(gè)程序包庫的應(yīng)用舉例108第2章組合邏輯電路分析與設(shè)計(jì)二、VHDL的根本語法109第2章組合邏輯電路分析與設(shè)計(jì)〔1〕標(biāo)識(shí)符1、VHDL的語言要素1〕VHDL′87標(biāo)識(shí)符----短標(biāo)識(shí)符有效字符：英文字母、數(shù)字和下劃線。必須以英文字母開頭。下劃線的前后必須有英文字母或數(shù)字。短標(biāo)識(shí)符不區(qū)分大小寫。保存的關(guān)鍵字不能作標(biāo)識(shí)符，例如XOR、ELSE110第2章組合邏輯電路分析與設(shè)計(jì)〔1〕標(biāo)識(shí)符2〕VHDL′93增加的標(biāo)識(shí)符----擴(kuò)展標(biāo)識(shí)符用反斜杠來定界。如：\valid\，\edacontrol\。永遠(yuǎn)與短標(biāo)識(shí)符不同。如：\valid\與valid不同。區(qū)分大小寫。如：\valid\與\Valid\不同。允許包含圖形符號(hào)和空格符。如：\p%name\。反斜杠之間的字符可以是保存字。如：\entity\。允許下畫線相鄰。如：\twocomputers\。111第2章組合邏輯電路分析與設(shè)計(jì)〔2〕數(shù)據(jù)對(duì)象變量、信號(hào)、常數(shù)變量：用于進(jìn)程和子程序中變量定義和賦值變量賦值立即生效112第2章組合邏輯電路分析與設(shè)計(jì)變量語句應(yīng)用舉例113第2章組合邏輯電路分析與設(shè)計(jì)信號(hào)：用于描述電路的連接關(guān)系。〔2〕數(shù)據(jù)對(duì)象變量、信號(hào)、常數(shù)內(nèi)部信號(hào)定義，不能用于進(jìn)程和子程序。進(jìn)程內(nèi)順序執(zhí)行；進(jìn)程外并行執(zhí)行信號(hào)賦值更多時(shí)候稱為信號(hào)代入。表達(dá)式中的量發(fā)生變化時(shí)，執(zhí)行賦值語句。114第2章組合邏輯電路分析與設(shè)計(jì)信號(hào)語句應(yīng)用舉例115第2章組合邏輯電路分析與設(shè)計(jì)常數(shù)：給數(shù)值賦予常數(shù)名，方便引用和修改?！?〕數(shù)據(jù)對(duì)象變量、信號(hào)、常數(shù)116第2章組合邏輯電路分析與設(shè)計(jì)〔3〕數(shù)據(jù)類型1〕標(biāo)準(zhǔn)數(shù)據(jù)類型STD庫的STANDARD程序包中定義了10種標(biāo)準(zhǔn)數(shù)據(jù)類型，可以不用說明而直接使用。bit,bit_vector,integer,boolean,real,character,string,time,severitylevel,natural和positive錯(cuò)誤等級(jí)標(biāo)準(zhǔn)數(shù)據(jù)類型，用戶自定義數(shù)據(jù)類型117第2章組合邏輯電路分析與設(shè)計(jì)STANDARD程序包中定義的10種標(biāo)準(zhǔn)數(shù)據(jù)類型數(shù)據(jù)類型說

明integer

整數(shù)，－（231－1）～（231－1）real

實(shí)數(shù)，－1.0E38～＋1.0E38，書寫中必須有小數(shù)點(diǎn)，如：9.0bit

位，邏輯值（0和1），以單引號(hào)定界，表示為

'0''1'bit_vector

位矢量，一組用雙引號(hào)定界的位數(shù)據(jù)，如："1001"boolean

布爾量，只有TRUE和FALSE兩個(gè)值character

ASCII字符，以單引號(hào)定界，如：'A''a'，區(qū)分大小寫string

字符串，以雙引號(hào)定界的字符序列，如："MyFileIs"time

時(shí)間，單位有fs、ps、ns、μs、ms、sec、min和hr，書寫時(shí)要求數(shù)量與單位之間至少有一個(gè)空格。note

worning

error

failure

錯(cuò)誤等級(jí)：注意警告出錯(cuò)失敗natural

整數(shù)的子集：自然數(shù)positive

正整數(shù)118第2章組合邏輯電路分析與設(shè)計(jì)1〕標(biāo)準(zhǔn)數(shù)據(jù)類型IEEE庫定義了兩種數(shù)據(jù)類型，需用庫調(diào)用語句說明。std_logic：工業(yè)標(biāo)準(zhǔn)邏輯型有0、1、X〔不定〕、Z〔高阻〕等9種取值。std_logic_vector：標(biāo)準(zhǔn)邏輯矢量型是多個(gè)std_logic型數(shù)據(jù)的組合。2〕用戶自定義數(shù)據(jù)類型用戶可以選擇VHDL標(biāo)準(zhǔn)數(shù)據(jù)類型的一個(gè)子集，作為自定義數(shù)據(jù)類型119第2章組合邏輯電路分析與設(shè)計(jì)〔4〕運(yùn)算操作符120第2章組合邏輯電路分析與設(shè)計(jì)運(yùn)算操作符的優(yōu)先級(jí)**ABSNOT*/MODREM＋（正號(hào)）－（負(fù)號(hào)）SLLSRLSLASRAROLROR＋－&=/=<><=>=ANDORNANDNORXORXNOR最高優(yōu)先級(jí)

最低優(yōu)先級(jí)

121第2章組合邏輯電路分析與設(shè)計(jì)2、VHDL的根本描述語句并行執(zhí)行語句信號(hào)賦值語句〔已經(jīng)介紹〕條件賦值語句元件例化語句順序執(zhí)行語句變量賦值語句〔已經(jīng)介紹〕流程控制語句〔if語句、case語句〕子程序調(diào)用語句〔不介紹〕122第2章組合邏輯電路分析與設(shè)計(jì)〔1〕并行執(zhí)行語句1〕條件賦值語句〔兩種〕

when_else語句123第2章組合邏輯電路分析與設(shè)計(jì)

with_select_when語句

XY000100001001010010100011withXselect Y<=“00〞when“0001〞, “01〞when“0010〞, “10〞when“0100〞, “11〞when“1000〞, “00〞whenothers;124第2章組合邏輯電路分析與設(shè)計(jì)2〕元件例化語句

元件例化

引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的實(shí)體定義為一個(gè)元件，然后通過關(guān)聯(lián)將實(shí)際信號(hào)與當(dāng)前實(shí)體中指定的端口相連接。

組成元件定義語句、元件例化語句125第2章組合邏輯電路分析與設(shè)計(jì)語句格式126第2章組合邏輯電路分析與設(shè)計(jì)〔2〕順序執(zhí)行語句1〕if語句127第2章組合邏輯電路分析與設(shè)計(jì)if語句舉例128第2章組合邏輯電路分析與設(shè)計(jì)2〕case語句129第2章組合邏輯電路分析與設(shè)計(jì)3、結(jié)構(gòu)體功能描述語句此處只介紹進(jìn)程語句130第2章組合邏輯電路分析與設(shè)計(jì)進(jìn)程語句功能：

描述敏感信號(hào)的變化啟動(dòng)進(jìn)程。語法結(jié)構(gòu)131第2章組合邏輯電路分析與設(shè)計(jì)進(jìn)程語句舉例132第2章組合邏輯電路分析與設(shè)計(jì)三、用VHDL描述組合邏輯電路數(shù)據(jù)流描述方式采用邏輯函數(shù)表達(dá)式形式表示信號(hào)關(guān)系。結(jié)構(gòu)化描述方式將電路的邏輯功能分解為功能單元，每個(gè)功能單元都被定義為一個(gè)元件，通過元件例化構(gòu)成電路中各元件的連接關(guān)系。行為描述方式不包含與硬件結(jié)構(gòu)有關(guān)的信息，易于實(shí)現(xiàn)系統(tǒng)優(yōu)化，易于維護(hù)。133第2章組合邏輯電路分析與設(shè)計(jì)組合邏輯電路的VHDL描述舉例例2－32用結(jié)構(gòu)化描述方式描述一個(gè)3人表決電路。ABCF00000010010001111000101111011111134第2章組合邏輯電路分析與設(shè)計(jì)結(jié)構(gòu)化描述方式先分別用一個(gè)實(shí)體描述電路的元件----2輸入與非門、3輸入與非門的功能：NAND2、NAND3〔增加〕再用一個(gè)實(shí)體描述整體電路功能：元件定義、元件例化〔映射〕135第2章組合邏輯電路分析與設(shè)計(jì)3人表決電路的VHDL描述(二輸入與非門)libraryIEEE;--庫useIEEE.std_logic_1164.all;

--程序包entityNAND2is --實(shí)體說明

port(IN1,IN2:inBIT;OUT1:outBIT); endentityNAND2;

architectureYFM2ofNAND2isbeginOUT1<=IN1nandIN2;--NAND2endarchitectureYFM2;136第2章組合邏輯電路分析與設(shè)計(jì)3人表決電路的VHDL描述(三輸入與非門)libraryIEEE;--庫useIEEE.std_logic_1164.all;

--程序包entityNAND3is --實(shí)體說明

port(IN1,IN2,IN3:inBIT;

OUT1:outBIT); endentityNAND3;

architectureYFM3ofNAND3isbeginOUT1<=not(IN1andIN2andIN3);--NAND3endarchitectureYFM3;137第2章組合邏輯電路分析與設(shè)計(jì)3人表決電路的VHDL描述〔整體描述〕libraryIEEE;--庫useIEEE.std_logic_1164.all;

entityMAJis --實(shí)體說明

port(A,B,C:inBIT;F:outBIT); endentityMAJ;

138第2章組合邏輯電路分析與設(shè)計(jì)3人表決電路的VHDL描述〔整體描述續(xù)〕architectureSTRUCTUREofMAJis

componentNAND2is--2輸入與非門元件定義

port(IN1,IN2:inBIT;OUT1:outBIT);endcomponentNAND2;componentNAND3is--3輸入與非門元件定義

port(IN1,IN2,IN3:inBIT;OUT1:outBIT);endcomponentNAND3;signalS1,S2,S3:BIT