第3章VHDL典型電路設計3.1典型組合電路的設計3.2典型時序電路的設計3.3計數(shù)器的VHDL設計3.4基于LPM的設計3.5習題

3.1 典型組合電路的設計

3.1.1案例分析譯碼器(Decoder)是一類多輸入多輸出組合邏輯電路器件，可以分為變量譯碼器和顯示譯碼器兩類。變量譯碼器一般是一種較少輸入變?yōu)檩^多輸出的器件，常見的有n-2n線譯碼和8421BCD譯碼兩類；顯示譯碼器用來將二進制數(shù)轉(zhuǎn)換成對應的七段碼，一般可分為驅(qū)動LED和驅(qū)動LCD兩類。

【例3-1】3-8譯碼器的VHDL設計(見圖3-1)。

功能分析：此例是標準集成譯碼器74LS138的VHDL描述。為了便于擴展，譯碼器中設置了三個使能端E1、E2、E3，其中E1是高電平有效，E2、E3均為低電平有效，只有這三個使能信號均有效(即E1='1'

andE2='0'

andE3='0')時，譯碼器才能工作。Y7～Y0是譯碼輸出端，低電平有效。其真值表見表3-1。

圖3-1

3-8譯碼器邏輯圖

設計要點：

(1)實體中考慮到3-8譯碼器的輸入和輸出各為一組并列的多位端口，故采用標準邏輯矢量STD_LOIGIC_VECTOR類型定義端口數(shù)據(jù)類型。在使用此數(shù)據(jù)類型時，必須注明其數(shù)組寬度。

(2)使用IF語句和CASE語句作為功能表述語句，詮釋組合電路的真值表。IF語句描述使能端E1、E2、E3的控制功能；CASE語句描述譯碼功能，根據(jù)A、B、C端輸入的二進制代碼選擇將相應的譯碼結果送到輸出端Y。

(3)

IF、CASE語句屬于順序語句，因此必須放在進程語句PROCESS中使用。

3.1.2知識點

1.標準邏輯矢量數(shù)據(jù)類型STD_LOGIC_VECTOR

STD_LOGIC_VECTOR是STD_LOGIC_1164中定義的標準一維數(shù)組，數(shù)組中每個元素的數(shù)據(jù)類型都是標準邏輯位STD_LOGIC。使用STD_LOGIC_VECTOR可以表達電路中并列的多通道端口、節(jié)點或者總線。

在使用此數(shù)據(jù)類型時，必須注明其數(shù)組寬度。如：

a:instd_logic_vector(2DOWNTO0); --下標序列由高到低，用DOWNTO

y:outstd_logic_vector(0TO7); --下標序列由低到高，用TO

上句定義輸入端a為一個具有3位位寬的總線端口信號，它的最高位(居最左端)是a(2)，通過數(shù)組元素排列指示關鍵字DOWNTO向右依次遞減定義a(1)和a(0)。

同理，下句定義輸出端y為一個具有8位位寬的總線端口信號，通過關鍵字TO，從左往右依次遞增定義為y(0)～y(7)，其中y(0)為最高位。

實際使用中應注意數(shù)組的位寬，只有同位寬、同數(shù)據(jù)類型的矢量之間才能進行賦值。根據(jù)以上定義，有：

y<=“10000000”; --其中y(0)為1

y(0to3)<=“0001”; --其中y(3)為1

y(5to7)<=a; --其中y(7)為a(0)

其中，多位二進制數(shù)必須加雙引號，如"10000000"；而一位二進制數(shù)則加單引號，如'1'。

2．IF語句

IF語句是VHDL中最重要的語句結構之一，它根據(jù)語句中設置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。

IF語句使用比較靈活，在例3-1中使用的格式如下：

IF條件句1THEN

順序語句1;

ELSIF條件句2THEN

順序語句2;

ELSE順序語句3;

ENDIF;

此語句首先判斷條件句1，如果條件1為真，則執(zhí)行順序語句1，如果條件1為假則判斷條件句2；如果條件2為真，則執(zhí)行順序語句2，反之則執(zhí)行ELSE后面的順序語句3。

IF語句的條件之間有優(yōu)先級的差別，先出現(xiàn)的條件優(yōu)先級高于后出現(xiàn)的條件。故上述語句中條件句1的優(yōu)先級別高于條件句2。

IF語句中至少要有一個條件句，條件句必須是BOOLEAN表達式，即結果只能是TRUE或FALSE。IF語句根據(jù)條件句的結果，選擇執(zhí)行其后的順序語句。此結構可以實現(xiàn)條件分支功能，通過關鍵詞ELSIF設定多個條件，使順序語句的執(zhí)行分支可以超過兩個。

3．CASE語句

CASE語句根據(jù)滿足的條件直接選擇多項順序語句中的一項執(zhí)行。格式如下：

CASE表達式IS

WHEN選擇值=>順序語句;

WHEN選擇值=>順序語句;

…

ENDCASE;

CASE語句在執(zhí)行時，首先計算表達式的值，然后選擇條件語句中與之相同的選擇值，執(zhí)行對應的順序語句。條件句的次序是不重要的，它的執(zhí)行更接近于并行方式。

選擇值可以有四種不同的表達方式：

(1)單個普通數(shù)值，如4；

(2)數(shù)值選擇范圍，如(2to4)，表示取值為2、3或4；

(3)并列數(shù)值，如3│5，表示取值為3或者5；

(4)混合方式，即以上三種方式的組合。

使用CASE語句時應注意：

(1)條件句中的選擇值必在表達式的取值范圍內(nèi)；

(2)每一個選擇值只能出現(xiàn)一次，即可執(zhí)行條件不能有重疊;

(3)選擇值要包含表達式所有可能的取值，否則在最后必須用“OTHERS”表示;

(4)CASE語句執(zhí)行中必須選中，且只能選中條件句中的一條，即CASE語句中至少包含一個條件句。

與IF語句相比，CASE語句的特點是可讀性比較好，它把所有可能出現(xiàn)的情況都列出來了，可執(zhí)行條件一目了然。

有的邏輯功能既可以用IF語句描述，也可以用CASE語句描述，但有些邏輯CASE語句無法描述，只能用IF語句描述，這是因為IF-THEN-ELSE語句具有條件相與的功能和自動將邏輯值“－”包括進去的功能（“－”有利于邏輯的化簡），而CASE語句只有條件相或的功能。

綜合后，對相同的邏輯功能，CASE語句比IF語句的描述耗用更多的硬件資源。

例3-2中的信號“s”是STD_LOGIC_VECTOR類型，它的取值除了0和1以外，還可能有其他的值，如高阻態(tài)Z、不定態(tài)X等，因此最后一個條件句使用了關鍵詞OTHERS，使用OTHERS的目的是涵蓋信號“s”所有可能的取值。

在CASE語句中，OTHERS只能出現(xiàn)一次，且只能作為最后一種條件取值。

4．進程語句PROCESS

進程語句是VHDL程序中用來描述硬件電路工作行為的最常用、最基本的語句。進程語句本身是并行語句，即一個結構體中多個進程之間是并行關系，各個進程之間可以通過信號進行通信。進程內(nèi)部只能使用順序語句。

進程語句不是單條語句，而是由順序語句組成的程序結構，其基本格式如下：

[進程標號]： PROCESS[(敏感信號表)]

IS

[進程說明部分]

BEGIN

順序語句

END PROCESS

[進程標號];

進程是由關鍵字“PROCESS”引導，到語句“ENDPROCESS”結束的語句結構。每一個進程可以賦予一個進程標號，但進程標號不是必需的，敏感信號表后面的“IS”也不是必需的。

可見，PROCESS語句是由三個部分組成的，即進程說明部分、順序語句描述部分和敏感信號表。

一個進程可以看作是設計實體中的一部分功能相對獨立的電路模塊；一個設計實體中可以包含多個進程，進程之間是并行關系，各個進程之間可以通過信號進行通信。下面是一個包含兩個進程的例子。

例3-5中有兩個進程：pa和pb，它們的敏感信號分別為a、b、selx和tmp、c、sely，兩個進程是完全獨立的。內(nèi)部信號tmp在進程pa中是輸出，在進程pb中則作為輸入，可見，信號tmp是連接兩個進程的通信線。這兩個進程描述的都是2選1多路開關，將綜合成如圖3-2所示的電路。

圖3-2例3-5的電路

3.1.3相關知識

1．條件信號賦值語句WHEN-ELSE

條件信號賦值語句執(zhí)行時按書寫的先后順序逐條測定賦值條件，一旦發(fā)現(xiàn)條件成立，就立即將表達式的值賦給賦值目標。最后一個表達式可以不跟條件句，表示以上條件都不滿足時將此表達式的值賦予賦值目標。

條件信號賦值語句格式如下：

賦值目標<=表達式WHEN賦值條件ELSE

表達式WHEN賦值條件ELSE

…

表達式;

．

使用WHEN-ELSE語句時應注意：

(1)條件信號賦值語句是并行語句，不能在進程中使用；

(2)條件語句測試具有順序性，第一子句具有最高賦值優(yōu)先級；

(3)執(zhí)行時按書寫的先后順序逐條測定賦值條件，一旦賦值條件為TRUE，就立即將表達式的值賦給賦值目標。最后一個表達式可以不跟條件句，表示以上條件都不滿足時，將此表達式的值賦予賦值目標。

注意：條件信號語句允許有重疊現(xiàn)象，這與CASE語句不同。

應該注意，由于條件測試的順序性，第一個條件句具有最高優(yōu)先級，第二句其次，第三句最后。也就是說，例3-6中如果p1和p2同時為1，則z獲得的賦值是a。

2．選擇信號賦值語句WITH-SELECT

選擇信號賦值語句也是并行語句，其功能與進程中的CASE語句相似。選擇信號賦值語句的格式如下：

WITH選擇表達式SELECT

賦值目標<=表達式WHEN選擇值,

表達式WHEN選擇值,

…

表達式WHEN選擇值;

使用WITH-SELECT語句時應注意：

(1)選擇信號賦值語句不能在進程中使用。

(2)與條件信號賦值語句不同，對選擇值(賦值條件)的測試不是順序進行，而是同時進行的。

(3)功能和進程中的CASE語句相似，各子句的條件(選擇值)不能有重疊，且必須包含所有的條件。

(4)選擇信號賦值語句也有敏感量，就是WITH旁的選擇表達式，每當選擇表達式的值發(fā)生變化就啟動語句，將選擇表達式的值與各選擇值進行對比，一旦相符就將對應表達式的值賦給賦值目標。

下面是一個簡化的指令譯碼器的例子，由A、B、C三個位構成不同的指令碼，對DATA1和DATA2兩個輸入值進行不同的邏輯運算，結果從DATAOUT輸出。

注意：選擇信號賦值語句的每一子句的結尾是逗號，最后一句是分號；而條件信號賦值語句每一子句的結尾沒有標點，只有最后一句有分號。

3.2 典型時序電路的設計

3.2.1 案例分析

【例3-10】D觸發(fā)器的VHDL設計。分析：圖3-3所示電路有時鐘端CP，輸入端D，一組互逆輸出端Q和NQ。該電路的功能是CP為上升沿時，。圖3-3

D觸發(fā)器符號圖

設計要點：

(1)邊沿觸發(fā)器在時鐘沿觸發(fā)時發(fā)生翻轉(zhuǎn)，程序中“cp‘eventandcp=’1‘”是VHDL中上升沿的表述方式。

(2)相對于組合電路，時序電路有記憶，觸發(fā)器具有存儲數(shù)據(jù)的功能。使用IF語句的不完整形式(IF-THEN-ENDIF)可以實現(xiàn)保持功能。

(3)時序電路輸出端有反饋，與端口模式OUT的單向性矛盾，故需設置中間信號“signalxh:std_logic”。

3.2.2知識點

1.邊沿的檢測

例3-10條件中的判斷表達式“cp‘eventandcp=’1‘

”是用于時鐘信號CP上升沿的檢測的。如果檢測到CP的上升沿，那么表達式的輸出為TURE。

在信號類屬性中，最常用的當屬EVENT，它用來檢測信號在一個極短的時間段內(nèi)有無“事件”發(fā)生，如果有，就返回一個布爾值TRUE，反之就返回FALSE。這里所說的事件是指信號的值發(fā)生變化，如信號從0變?yōu)?，或從1變?yōu)?都是事件。

例如：語句“IF(CLK‘EVENTANDCLK=’1‘)THEN…”是用來檢測CLK信號上升沿的，當CLK’EVENT和CLK?=?‘1’的值都為TRUE時，就說明CLK信號有一個上升沿。

同理，CLK‘EVENTANDCLK=’0‘可以表示下降沿。

但必須注意，只有當CLK信號是BIT類型時才能用這種方式檢測上升沿，因為BIT類型只有0和1兩種取值。如果CLK是STD_LOGIC類型，它可能的取值有9種，當CLK'EVENT和CLK='1'都為TRUE時就不一定是上升沿了，此時應該用“IFRISING_EDGE(CLK)THEN…”來檢測信號的上升沿。

RISING_EDGE()和FALLING_EDGE()是STD_LOGIC_1164標準程序包中預定義的兩個函數(shù)，可用來檢測標準邏輯信號的上升沿和下降沿。

STABLE的值與EVENT相反，即沒有事件時返回TRUE，有事件時返回FALSE，下面兩條語句的功能是一樣的：

NOTCLK‘STABLEANDCLK=’1‘

CLK'EVENTANDCLK='1'

2．不完整條件句的保持功能

IF語句的不完整條件句格式如下：

IF條件句THEN

順序語句；

ENDIF；

這種結構是最簡單的IF語句結構，執(zhí)行此句時，首先判斷條件句的結果，若結果為TRUE，則執(zhí)行關鍵詞“THEN”和“ENDIF”之間的順序語句；若條件為FALSE，則跳過順序語句不予執(zhí)行，相關信號的值維持不變。

3．利用BUFFER模式實現(xiàn)反饋

根據(jù)電路功能Q和NQ是一對互逆的輸出端，可知“NQ<=NOTQ;”。定義端口Q為OUT，為單向輸出模式，可以在設計實體中向此端口賦值，但不能作為賦值源，故需要設置SIGNAL作為中間量。

例3-10的另一個處理方案是利用BUFFER模式，將端口Q定義為具有數(shù)據(jù)讀入功能的輸出端口，即可以將輸出至端口的信號回讀，

即

Q:BUFFERSTD_LOGIC;

NQ:OUTSTD_LOGIC;

此時無需定義內(nèi)部信號“xh”，就可直接使用“NQ<=NOTQ;”語句。

從本質(zhì)上看，BUFFER模式仍是OUT模式，它與雙向模式的區(qū)別在于BUFFER模式回讀的信號不是外部輸入的，而是由內(nèi)部產(chǎn)生并保存的。

3.2.3相關知識

1．WAIT語句

在進程PROCESS中，當執(zhí)行到WAIT語句時，程序?qū)⒈粧炱?SUSPENSION)，直到設置的條件滿足后再重新開始運行。

WAIT語句主要有以下兩種形式：

WAITON信號表;

WAITUNTIL條件表達式;

例3-11中的進程將在WAIT語句處被掛起，只有當條件表達式中的信號發(fā)生變化，并且滿足所設的條件時，才能脫離掛起狀態(tài)。一般來說，只有這種形式的WAIT語句(WAIT-UNTIL)才能被綜合，其他形式的等待語句只能用于仿真。

注意：此例中的PROCESS語句未列出敏感信號，VHDL規(guī)定，已列出敏感量的進程中不能使用任何的WAIT語句。

2．屬性描述與定義語句

VHDL中的某些項目可以具有屬性(Attribute)，包括數(shù)據(jù)類型、過程、函數(shù)、信號、變量、常量、實體、結構體、配置、程序包、元件和語句標號等。屬性代表這些項目的某種特征，通?？梢杂靡粋€值或一個表達式來表示。

3．其他時序元件的設計

除了上面介紹的D觸發(fā)器外，VHDL中還可以實現(xiàn)其他基本時序元件，如JK觸發(fā)器等。

【例3-13】JK觸發(fā)器的VHDL設計。

邊沿JK觸發(fā)器特性如表3-2所示。

3.3 計數(shù)器的VHDL設計

【例3-14】帶異步清零端的四位二進制加法計數(shù)器的VHDL設計。分析：該電路的輸入端包括清零、使能、時鐘，輸出端包括計數(shù)結果和進位，見圖3-4。電路功能詳見表3-3。圖3-4帶異步清零端的四位二進制加法計數(shù)器符號圖

設計要點：

(1)之所以用“USEIEEE.STD_LOGIC_UNSIGNED.ALL;”打開STD_LOGIC_UNSIGNED程序包，是因為VHDL規(guī)定加法只能對整數(shù)INTEGER進行操作。打開程序包重載函數(shù)后，可對STD_LOGIC_VECTOR進行加法運算。

(2)注意異步端和同步端處理的區(qū)別，一是其與時鐘端的位置關系，二是正確使用IF-IF及IF-ELSIF表示邏輯關系。以清零端為例介紹如下。

①異步清零端：

…

IFRST=‘1’THENOUTY<=“0000”;

ELSIFCLK‘EVENTANDCLK=’1‘THEN

…

②同步清零端：

…

IFCLK’EVENTANDCLK=‘1’THEN

IFRST=‘1’THENOUTY<=“0000”;

…

(3)計數(shù)器加法累加表達式“OUTY<=OUTY+1；”中，表達式的賦值源部分出現(xiàn)了OUTY，故其端口模式不使用單向端OUT，而選擇具有反饋功能的BUFFER模式。

(4)進位的處理方法“COUT<=OUTY(0)ANDOUTY(1)ANDOUTY(2)ANDOUTY(3)；”，當指針對計數(shù)器計滿值為“1111”時才有效。如果要實現(xiàn)其他計數(shù)范圍的進位，則不可使用例3-14的方法。

3.3.2知識點

1.運算符重載

在使用操作符時要注意適用的數(shù)據(jù)類型，如加減操作只適用于整數(shù)。如果要對位矢量進行算術運算，則需要打開“STD_LOGIC_UNSIGNED”程序包。如：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

這個程序包中對算術運算符做了重新定義，使得位矢量也能進行算術運算。類似地，關系運算符中除了“=”和“/=”適用于所有數(shù)據(jù)類型外，其他的關系運算符對數(shù)據(jù)類型都有限制，在程序包“STD_LOGIC_UNSIGNED”中對關系運算符也做了重新定義，使得位矢量和整數(shù)也能進行關系運算。

2.BUFFER、INOUT和OUT模式

(1)

INOUT為輸入輸出雙向端口，即從端口內(nèi)部看，可以對端口進行賦值，即輸出數(shù)據(jù)；也可以從此端口讀入數(shù)據(jù)，即輸入。

(2)

BUFFER為緩沖端口，功能與INOUT類似，區(qū)別在于當需要讀入數(shù)據(jù)時，只允許內(nèi)部回讀內(nèi)部產(chǎn)生的輸出信號，即反饋。舉個例子，設計一個計數(shù)器的時候可以將輸出的計數(shù)信號定義為BUFFER，這樣回讀輸出信號可以做下一計數(shù)值的初始值。

(3)

OUT顧名思義是只能單向輸出數(shù)據(jù)。

3.元件例化語句

元件例化就是將事先設計好的實體定義為一個元件，然后用專門的語句定義一種連接關系，將此元件與當前設計實體中指定的端口相連接，從而為當前設計實體引入一個新的設計層次。這時，當前的設計實體相當于一個較大的電路系統(tǒng)，所定義的例化元件相當于這個系統(tǒng)中的一個芯片。元件例化是實現(xiàn)自上而下層次化設計的一種重要途徑。

元件例化語句由兩部分組成，前一部分將事先設計好的實體定義為一個元件，第二部分則是定義此元件與當前設計實體的連接關系。

定義元件語句的格式如下：

COMPONENT元件名

GENERIC(類屬表);

PORT(端口名表);

ENDCOMPONENT元件名;

定義元件例化語句的格式如下：

元件名PORTMAP(

[端口名=>]連接端口名,[端口名=>]連接端口名,…);

【例3-15】首先完成一個2輸入與非門的設計，然后在一個新的設計實體中調(diào)用這個元件，如圖3-5所示。

圖3-5ORD41原理圖

注意：程序1、程序2這兩個程序要分別進行編譯和綜合，并放在同一個目錄下。

PORTMAP是端口映射語句，用來說明例化元件與當前實體端口的連接關系。要表示這種連接關系有兩種方式，一種是名字關聯(lián)方式，一種是位置關聯(lián)方式，這兩種方式也可以混合使用。

4．生成語句

生成語句有一種復制作用，能用來在結構體中產(chǎn)生多個相同的結構或邏輯描述。生成語句有兩種形式，一種是FOR-GENERATE形式，格式如下：

[標號]:FOR循環(huán)變量IN取值范圍GENERATE

生成語句

ENDGENERATE[標號];

另一種是IF-GENERATE形式，格式如下：

[標號]:IF條件GENERATE

生成語句

ENDGENERATE[標號];

【例3-16】以下語句調(diào)用了8個D觸發(fā)器DFF，生成八D觸發(fā)器。

【例3-17】四位異步計數(shù)器的VHDL設計。

該電路的輸入CLK為時鐘端，輸出COUNT為四位計數(shù)結果。電路在CLK上升沿的觸發(fā)下進行加法計數(shù)。以下是四位異步計數(shù)器的VHDL程序，該程序使用元件例化和生成語句實現(xiàn)異步時鐘結構。

(1)D觸發(fā)器(略，見例3-10)。

(2)四位異步計數(shù)器。

使用RTL視圖輔助工具(Tools→NetlistViewers→RTLViewer)，可查看綜合后的電路RTL結構，如圖3-6所示。

圖3-6四位異步計數(shù)器RTL視圖

3.3.3相關知識

例3-14的另一種處理是使用INTEGER數(shù)據(jù)類型，其VHDL程序如下：

此時無需打開STD_LOGIC_UNSIGNED程序包。

整數(shù)類型的數(shù)代表正整數(shù)、負整數(shù)和零，只用來表示總線的狀態(tài)，不能直接按位操作，也不能進行邏輯運算。

在使用整數(shù)時，要用RANGE子句定義取值范圍，以便綜合器決定表示此信號或變量的二進制數(shù)的位數(shù)。

例如：

SIGNALNUM:INTEGERRANGE0TO15;

定義一個整數(shù)型信號NUM，取值范圍是0～15，可用4位二進制數(shù)表示，因此NUM將被綜合成4條信號線構成的總線形式。

注意：如要給整數(shù)類型的信號賦值，則數(shù)據(jù)不需要加引號。

3.4基于LPM的設計

LPM是LibraryofParameterizedModules(參數(shù)可設置模塊庫)的縮寫，這個庫中包含了很多典型的電路模塊，可以用圖形或硬件描述語言的形式方便地調(diào)用，它們都是優(yōu)秀電子技術人員的設計成果。作為EDIF標準的一部分，LPM得到了EDA工具的良好支持。

【例3-18】基于LPM的設計方法。

作為定制LPM的一個示例，以下介紹一種有許多重要用途的先進先出存儲器(FIFO)的定制方法。

(1)進入QuartusⅡ，選擇菜單Tools→MegaWizardPlug-InManager…，進入LPM元件定制界面，如圖3-7所示。

圖3-7PLM元件定制界面1

(2)在圖3-7中勾選“CreateanewCustommegafunctionVariation”，然后按“Next”按鈕進入如圖3-8所示的界面。

圖3-8LPM元件定制界面2

在圖3-8所示界面的左欄有三項選擇：Arithmetic(算術運算模塊)、Gates(組合門電路模塊)、Storage(存儲器模塊)，選擇Storage模塊中的LPM_FIFO，然后選擇輸出文件的類型為VHDL，并在“Browse”按鈕下的文本框中鍵入輸出文件名“myfifo”及其存儲路徑，再按“Next”按鈕進入下一界面(見圖3-9)。

(3)在圖3-9所示的界面中選擇FIFO的數(shù)據(jù)線寬度為8位，深度為16，即此FIFO能存儲8位二進制數(shù)共16個，然后按“Next”按鈕進入如圖3-10所示的界面。

圖3-9LPM元件定制界面3

(4)在圖3-10所示的界面中，除了時鐘信號clock、數(shù)據(jù)輸入端口data[7..0]、輸出端口q[7..0]、寫入請求信號wrreq和讀出請求信號rdreq等必需的端口外，再設置一個數(shù)據(jù)溢出信號full和異步