9.2可編程邏輯器件9.2.1可編程邏輯陣列PLA9.2.2可編程陣列邏輯PAL9.2.3復雜可編程邏輯器件CPLD9.2.4現場可編程門陣列FPGA內容提要9.2.3復雜可編程邏輯器件CPLD復雜可編程邏輯器件（ComplexProgrammableLogicDevice，CPLD）：基于乘積項技術、E2PROM工藝的可編程邏輯器件；現場可編程門陣列（FieldProgrammableGateArray，FPGA）：基于查找表技術、SRAM工藝，要外掛配置用的FlashROM的可編程邏輯器件。高密度可編程邏輯器件主要有兩類：

CPLD由邏輯陣列塊LAB、可編程內連陣列、I/O單元組成。9.2.3復雜可編程邏輯器件CPLD宏單元I/O單元與或陣列來自PIA異或門全局清零全局時鐘送到PIA來自PIA送到PIA每一個宏單元相當于一片簡單可編程邏輯器件。思考：圖中的M表示什么？9.2.3復雜可編程邏輯器件CPLD需要３個宏單元【例9.2-3】串行數據檢測電路（檢測011的摩爾型狀態(tài)機）的CPLD實現。9.2.3復雜可編程邏輯器件CPLD思考：通過這個例子，進一步體會一下CPLD的優(yōu)缺點。觸發(fā)器被旁路9.2.4現場可編程門陣列FPGAFPGA的通用結構LE是FPGA實現有效邏輯功能的最小單元，用于實現組合邏輯電路和時序邏輯電路。查找表（Lookuptable）邏輯陣列塊是由邏輯單元LE構成的。9.2.4現場可編程門陣列FPGA2輸入LUT結構，它具有兩個輸入A1和A0，以及一個輸出F，能夠實現任意二變量邏輯函數。2輸入LUT能夠實現任意二變量邏輯函數。4×1的SRAM9.2.4現場可編程門陣列FPGA

【例9.2-4】采用2輸入LUT實現邏輯函數。思考：可編程開關是如何實現的？9.2.4現場可編程門陣列FPGA4輸入LUT9.2.4現場可編程門陣列FPGA【例9.2-5】用4變量LUT實現如圖所示的組合邏輯電路。ABCDFABCDF000001000000010100100010010100001111011101000110010101011011011001110101111111119.2.4現場可編程門陣列FPGAFPGA在正常模式（NormalMode）LE邏輯圖一個LE可以同時實現組合和時序電路。9.2.4現場可編程門陣列FPGA【例9.2-6】如果要實現一個3線-8線譯碼器，需要多少個邏輯單元。

3線-8線譯碼器有3個輸入和8個輸出，含有8個邏輯表達式。每個邏輯函數表達式需要一個LUT，因此，實現一個3線-8線譯碼器需要8個LUT。每個邏輯單元只含有一個LUT，所以，總共需要8個邏輯單元。

如果用門電路實現，3線-8線譯碼器只需要8個與非門和3個反相器，可見，用基于LUT的FPGA來實現3線-8線譯碼器代價是很高的。9.2.4現場可編程門陣列FPGA可編程I/O單元（I/OElement）9.2.4現場可編程門陣列FPGA【例9.2-7】如何FPGA實現RC多諧振蕩器？用CMOS門電路實現的RC振蕩器利用IO單元中的緩沖器可以進一步簡化電路。9.2.4現場可編程門陣列FPGA由FPGA實現的RC多諧振蕩器實物圖和工作波形RC多諧振蕩器輸出方波的頻率與電容的大小成反比。如果在FPGA內部再增加一個數字頻率計，通過測量CLK的頻率來計算得到電容的值，就可以得到一個測量電容的設計方案。9.2.4現場可編程門陣列FPGAFPGA內部常用的資源還有：鎖相環(huán)(PLL)嵌入式存儲器嵌入式存儲器塊可以構成單口RAM、簡單雙口RAM、真正雙口RAM、ROM和FIFO。嵌入式存儲器塊可以配置成不同的深度×寬度：8192×14096×22048×41024×81024×9512×16512×18256×32256×369.2.4現場可編程門陣列FPGA小結CPLD/FPGA是實現數字電路（系統）的主流器件。雖然基于CPLD/FPGA的數字系統設計都是借助EDA