第6章觸發(fā)器及含觸發(fā)器的PLD第一頁，共六十三頁。6.1觸發(fā)器概述(ɡàishù)特點(diǎn)兩個(gè)互補(bǔ)的輸出端Q和

有兩個(gè)穩(wěn)定狀態(tài)?？梢詮囊粋€(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)。種類J-K觸發(fā)器R-S觸發(fā)器D觸發(fā)器T觸發(fā)器含有觸發(fā)器的邏輯電路稱為(chēnɡwéi)時(shí)序邏輯電路，其特性結(jié)構(gòu)決定了電路具有如下特征：①電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過去輸入保持記憶的功能；②電路中包含反響回路，通過反響使電路功能與“時(shí)序〞相關(guān)；③電路的輸出由電路當(dāng)時(shí)的輸入情況和狀態(tài)(對(duì)過去輸入記憶的結(jié)果)共同決定。第二頁，共六十三頁。6.2RS觸發(fā)器6.2.1根本(gēnběn)RS觸發(fā)器圖6-1兩種不同邏輯(luójí)門組成的根本RS觸發(fā)器第三頁，共六十三頁。6.2.1根本(gēnběn)RS觸發(fā)器表6-1或非門組成(zǔchénɡ)的根本RS觸發(fā)器的真值表RSQ觸發(fā)器狀態(tài)00110101不變100*不變010*保持置1置0不定RSQ觸發(fā)器狀態(tài)001101011*01不變1*10不變不定置0置1保持表6-2與非門組成(zǔchénɡ)的RS觸發(fā)器的真值表第四頁，共六十三頁。6.2RS觸發(fā)器6.2.1根本(gēnběn)RS觸發(fā)器圖6-2根本(gēnběn)RS觸發(fā)器的仿真波形圖(a)或非門組成(zǔchénɡ)的根本RS觸發(fā)器的波形圖(b)與非門組成(zǔchénɡ)的根本RS觸發(fā)器的波形圖

第五頁，共六十三頁。6.2.2鐘控RS觸發(fā)器

（a）電路結(jié)構(gòu)（b）邏輯符號(hào)圖6-3鐘控RS觸發(fā)器G2G1QSCPRG3G4Q

QSCPRSR

Q

Q第六頁，共六十三頁。6.2.2鐘控RS觸發(fā)器

CPSRQnQn+1功能說明00××××0101Qn+1=Qn保持1100000101Qn+1=Qn保持1101010100Qn+1=0置01110100111Qn+1=1置1111111011*1*不允許表6-3鐘控RS觸發(fā)器狀態(tài)(zhuàngtài)轉(zhuǎn)換真值表鐘控RS觸發(fā)器的特性方程（6-1）第七頁，共六十三頁。6.2.2鐘控RS觸發(fā)器

圖6-4RS觸發(fā)器“空翻(kōnɡfān)〞波形圖第八頁，共六十三頁。6.2.3RS觸發(fā)器的應(yīng)用(yìngyòng)

〔a〕圖6-5開關(guān)觸點(diǎn)抖動(dòng)(dǒudòng)消除電路BVCCQR2R1ASR

+5VS

0VRQ

開關(guān)

接A后

開關(guān)

離開A打到B

開關(guān)

接B后

開關(guān)

離開B打到A

開關(guān)

接A后（b）第九頁，共六十三頁。6.3D觸發(fā)器6.3.1電平(diànpínɡ)觸發(fā)型D觸發(fā)器

圖6-6D觸發(fā)器〔a〕電路結(jié)構(gòu)〔b〕邏輯(luójí)符號(hào)表6-4D觸發(fā)器真值表〔CP=1時(shí)〕（6-2）第十頁，共六十三頁。6.3.1電平(diànpínɡ)觸發(fā)型D觸發(fā)器

圖6-7例6-1的電路圖與時(shí)序(shíxù)波形圖【例6-1】電平觸發(fā)型D觸發(fā)器的電路如圖6-7所示，D為輸入信號(hào)，CP為時(shí)鐘信號(hào)，設(shè)初始狀態(tài)為0，確定輸出端Q的波形(bōxínɡ)。解：

在CP=1時(shí)，Q輸出端的信號(hào)總是和D輸入信號(hào)相同；而在CP=0時(shí)，Q的輸出保持原來的狀態(tài)不變。故Q輸出波形如圖6-7所示。這可以用QuartusII來驗(yàn)證。第十一頁，共六十三頁。6.3.2邊沿(biānyán)觸發(fā)型D觸發(fā)器

QDCP1DC1DCP1DC1（a）上升沿觸發(fā)（b）下降沿觸發(fā)圖6-8邊沿D觸發(fā)器邏輯符號(hào)QQ第十二頁，共六十三頁。6.3.2邊沿(biānyán)觸發(fā)型D觸發(fā)器

Q圖6-974LS74結(jié)構(gòu)圖

圖6-107474的內(nèi)部結(jié)構(gòu)帶異步清零端和異步置1端的(duāndì)邊沿D觸第十三頁，共六十三頁。6.3.2邊沿(biānyán)觸發(fā)型D觸發(fā)器

Q【例6-2】圖6-11中為上升沿觸發(fā)型D觸發(fā)器的輸入信號(hào)和時(shí)鐘脈沖波形，設(shè)觸發(fā)器的初始狀態(tài)為0，確定輸出信號(hào)Q的波形。解：

把握邊沿觸發(fā)型D觸發(fā)器工作特性的關(guān)鍵是，確認(rèn)每個(gè)時(shí)鐘脈沖CP上升沿之后的輸出狀態(tài)等于(děngyú)該上升沿前一瞬間D信號(hào)的狀態(tài)，此狀態(tài)將保持到下一個(gè)時(shí)鐘脈沖CP上升沿到來時(shí)。由此可畫出輸出Q的波形如圖6-11所示。圖6-11例6-2波形圖第十四頁，共六十三頁。

Q【例6-3】圖6-12為邊沿D觸發(fā)器構(gòu)成(gòuchéng)的電路圖，設(shè)觸發(fā)器的初始狀態(tài)Q1Q0=00，試確定Q0及Q1在時(shí)鐘脈沖作用下的波形〔參考圖6-13〕。最后用QuartusII的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是EP2C5T144C8。圖6-12例6-3電路(diànlù)

圖6-13例6-3波形圖解：由于(yóuyú)兩個(gè)D觸發(fā)器的輸入信號(hào)分別為另一個(gè)D觸發(fā)器的輸出，因此在確定它們的輸出端波形時(shí)，應(yīng)分段交替畫出Q0及Q1的波形〔圖6-13〕。第1個(gè)CP脈沖到來時(shí)，初始狀態(tài)Q1Q0=00，D0=1，D1=0，因此Q0=1，Q1=0；第2個(gè)CP脈沖到來時(shí)，現(xiàn)態(tài)Q1Q0=10，D0=1，D1=1，因此Q0=1，Q1=1；第3個(gè)CP脈沖到來時(shí)，現(xiàn)態(tài)Q1Q0=11，D0=0，D1=1，因此Q0=0，Q1=1；第4個(gè)CP脈沖到來時(shí)，現(xiàn)態(tài)Q1Q0=01，D0=0，D1=0，因此Q0=0，Q1=0。第十五頁，共六十三頁。6.4主從(zhǔcóng)觸發(fā)器6.4.1主從(zhǔcóng)RS觸發(fā)器

Q圖6-14主從(zhǔcóng)RS觸發(fā)器從觸發(fā)器主觸發(fā)器SRCPCPQQSRQQQmQmSRQQSCPRQQ等效第十六頁，共六十三頁。6.4.1主從(zhǔcóng)RS觸發(fā)器

Q工作原理(yuánlǐ)可簡(jiǎn)述為：〔1〕CP=1期間(qījiān)：（6-3）（2）CP由1變?yōu)?，即下降沿到來時(shí)：（6-4）〔3〕CP=0期間：第十七頁，共六十三頁。6.4.2主從(zhǔcóng)JK觸發(fā)器

Q圖6-15主從(zhǔcóng)JK觸發(fā)器（b）主從JK觸發(fā)器的邏輯符號(hào)QQSRQQQmQmSRQQJCPK（a）主從JK觸發(fā)器內(nèi)部電路JCPKQQJK

主

從第十八頁，共六十三頁。6.4.2主從(zhǔcóng)JK觸發(fā)器

Q表6-5主從(zhǔcóng)JK觸發(fā)器狀態(tài)轉(zhuǎn)換真值表〔CP下降沿時(shí)〕〔6-5〕JKQnQn+1功能00000101保持00110100置011000111置111110110翻轉(zhuǎn)第十九頁，共六十三頁。6.4.2主從(zhǔcóng)JK觸發(fā)器

Q圖6-16主從(zhǔcóng)JK觸發(fā)器時(shí)序圖在第1個(gè)CP高電平期間，J＝1，K＝0，Qn+1為1；在第2個(gè)CP高電平期間，J＝0，K＝1，Qn+1置為0；在第3個(gè)CP高電平期間，J＝1，K＝1，Qn+1翻轉(zhuǎn)(fānzhuǎn)為1；在第4個(gè)CP高電平期間，J＝0，K＝0，Qn+1保持不變.第二十頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器

Q圖6-17下降(xiàjiàng)沿觸發(fā)的JK觸發(fā)器第二十一頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器

Q圖6-18下降(xiàjiàng)沿觸發(fā)型JK觸發(fā)器內(nèi)部結(jié)構(gòu)

第二十二頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器

Q圖6-19觸發(fā)器74LS73和74LS76第二十三頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器

Q圖6-20雙上升(shàngshēng)沿JK觸發(fā)器74LS73的內(nèi)部結(jié)構(gòu)第二十四頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器Q圖6-21上升(shàngshēng)沿JK觸發(fā)器的仿真波形第二十五頁，共六十三頁。6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器

Q圖6-22例6-4波形圖【例6-4】設(shè)上升沿JK觸發(fā)器的初態(tài)為0，輸入信號(hào)波形如圖6-21所示，試畫出它的輸出波形。解：〔1〕以時(shí)鐘CP的上升降沿為基準(zhǔn)，劃分(huàfēn)時(shí)間間隔，CP上升沿到來前為現(xiàn)態(tài)，上升沿到來后為次態(tài)；〔2〕每個(gè)時(shí)鐘脈沖上升沿到來后，根據(jù)觸發(fā)器的特性方程或狀態(tài)轉(zhuǎn)換真值表確定其次態(tài)。輸出波形如圖6-21所示。第二十六頁，共六十三頁。

Q圖6-23例6-5電路圖【例6-5】設(shè)上升沿JK觸發(fā)器電路(diànlù)如圖6-22所示，其初態(tài)為0，輸入信號(hào)波形如圖6-23所示，試畫出它的輸出波形。解：圖6-24例6-5仿真(fǎnɡzhēn)波形圖6.4.3邊沿(biānyán)觸發(fā)型JK觸發(fā)器第二十七頁，共六十三頁。

Q圖6-25例6-6邏輯電路(luójídiànlù)圖【例6-6】邊沿JK觸發(fā)器FF0和FF1的連接如圖6-24所示，設(shè)兩個(gè)觸發(fā)器的初始狀態(tài)都是0狀態(tài)(zhuàngtài)，試確定輸出端Q1、Q0的波形，并寫出由這些波形所表示的二進(jìn)制序列。最后用QuartusII的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是EP2C5T144C8。解：000101012113000101012113000二進(jìn)制序列二進(jìn)制序列圖6-26例6-6輸出(shūchū)波形6.4.3邊沿觸發(fā)型JK觸發(fā)器第二十八頁，共六十三頁。6.5不同類型(lèixíng)觸發(fā)器的相互轉(zhuǎn)換

Q6.5.1D觸發(fā)器轉(zhuǎn)換(zhuǎnhuàn)為JK、T和T＇觸發(fā)器圖6-27用D觸發(fā)器構(gòu)成(gòuchéng)的JK觸發(fā)器1．D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器第二十九頁，共六十三頁。

Q6.5.1D觸發(fā)器轉(zhuǎn)換(zhuǎnhuàn)為JK、T和T＇觸發(fā)器表6-6T觸發(fā)器真值表2．T觸發(fā)器和T＇觸發(fā)器TQn+1功能說明01保持翻轉(zhuǎn)Qn+1功能說明翻轉(zhuǎn)表6-7T＇觸發(fā)器真值表第三十頁，共六十三頁。

Q6.5.1D觸發(fā)器轉(zhuǎn)換(zhuǎnhuàn)為JK、T和T＇觸發(fā)器〔a)用D觸發(fā)器構(gòu)成(gòuchéng)的T觸發(fā)器3.D觸發(fā)器轉(zhuǎn)換成T、T＇觸發(fā)器(b)用D觸發(fā)器構(gòu)成(gòuchéng)的T＇觸發(fā)器圖6-28T、T＇觸發(fā)器第三十一頁，共六十三頁。

Q6.5.2JK觸發(fā)器轉(zhuǎn)換(zhuǎnhuàn)為D觸發(fā)器圖6-29JK觸發(fā)器構(gòu)成(gòuchéng)的D觸發(fā)器第三十二頁，共六十三頁。6.6基于(jīyú)D觸發(fā)器的簡(jiǎn)易濾波電路設(shè)計(jì)

Q圖6-30頻率概念(gàiniàn)說明圖1.信號(hào)頻率(pínlǜ)和周期的概念Tt如果t=1秒，那么稱此信號(hào)的頻率F=6Hz。顯然，頻率與周期的關(guān)系是倒數(shù)關(guān)系：F=1/T第三十三頁，共六十三頁。

Q圖6-31在信號(hào)上升與下降沿含隨機(jī)干擾(gānrǎo)抖動(dòng)信號(hào)的信號(hào)2.去抖動(dòng)(dǒudòng)電路設(shè)計(jì)圖6-32消抖動(dòng)(dǒudòng)電路第三十四頁，共六十三頁。

Q圖6-33消抖動(dòng)(dǒudòng)電路仿真波形3.時(shí)序(shíxù)仿真圖6-34設(shè)置時(shí)鐘周期

圖6-35關(guān)閉(guānbì)分格限制第三十五頁，共六十三頁。6.7硬件(yìnɡjiàn)延時(shí)電路

Q1.設(shè)計(jì)(shèjì)一個(gè)庫(kù)元件圖6-36DFF4四位存放器電路(diànlù)圖6-37將DFF4原理圖電路(diànlù)轉(zhuǎn)換成元件符號(hào)

第三十六頁，共六十三頁。

Q2.設(shè)計(jì)(shèjì)頂層電路圖6-38延時(shí)測(cè)試(cèshì)電路

第三十七頁，共六十三頁。

Q3.時(shí)序(shíxù)仿真圖6-39設(shè)置仿真用輸入(shūrù)數(shù)據(jù)

第三十八頁，共六十三頁。

Q3.時(shí)序(shíxù)仿真圖6-40設(shè)置(shèzhì)遞增型輸入數(shù)據(jù)時(shí)間間隔

第三十九頁，共六十三頁。

Q3.時(shí)序(shíxù)仿真圖6-41設(shè)置(shèzhì)仿真信號(hào)數(shù)據(jù)表述格式

第四十頁，共六十三頁。

Q3.時(shí)序(shíxù)仿真圖6-42圖6-38電路仿真波形(bōxínɡ)

第四十一頁，共六十三頁。6.8含觸發(fā)器的PLD結(jié)構(gòu)(jiégòu)

Q6.8.1通用可編程邏輯(luójí)器件GAL圖6-43GAL16V8的邏輯圖

第四十二頁，共六十三頁。

Q6.8.1通用可編程邏輯(luójí)器件GAL圖6-44邏輯(luójí)宏單元OLMC的邏輯結(jié)構(gòu)圖第四十三頁，共六十三頁。

Q6.8.1通用(tōngyòng)可編程邏輯器件GAL

圖6-45存放(cúnfàng)器輸出結(jié)構(gòu)1．存放(cúnfàng)器模式圖6-46存放器模式組合雙向輸出結(jié)構(gòu)第四十四頁，共六十三頁。

Q6.8.1通用(tōngyòng)可編程邏輯器件GAL

圖6-47組合(zǔhé)輸出雙向結(jié)構(gòu)2．復(fù)合(fùhé)模式圖6-48復(fù)合型組合輸出結(jié)構(gòu)第四十五頁，共六十三頁。

Q6.8.1通用可編程邏輯(luójí)器件GAL

圖6-50輸出反響(fǎnxiǎng)結(jié)構(gòu)圖6-51簡(jiǎn)單模式輸出結(jié)構(gòu)3．簡(jiǎn)單(jiǎndān)模式圖6-49反響輸入結(jié)構(gòu)第四十六頁，共六十三頁。

Q6.8.2復(fù)雜(fùzá)可編程邏輯器件CPLD

圖6-52MAX7000系列(xìliè)的單個(gè)宏單元結(jié)構(gòu)第四十七頁，共六十三頁。

Q6.8.2復(fù)雜(fùzá)可編程邏輯器件CPLD

圖6-53MAX7128S的結(jié)構(gòu)(jiégòu)1．邏輯(luójí)陣列塊LAB第四十八頁，共六十三頁。

Q6.8.2復(fù)雜可編程邏輯(luójí)器件CPLD

2．宏單元宏單元邏輯陣列乘積項(xiàng)選擇矩陣可編程寄存器全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。第四十九頁，共六十三頁。

Q6.8.2復(fù)雜可編程邏輯(luójí)器件CPLD

3．?dāng)U展(kuòzhǎn)乘積項(xiàng)擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)圖6-54共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)

圖6-55并聯(lián)(bìnglián)擴(kuò)展項(xiàng)饋送方式第五十頁，共六十三頁。

Q6.8.2復(fù)雜(fùzá)可編程邏輯器件CPLD

4．可編程連線(liánxiàn)陣列(PIA)不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成(gòuchéng)所需的邏輯。這個(gè)全局總線是一種可編程的通道，可以把器件中任何信號(hào)連接到其目的地。5．I/O控制塊

I/O控制塊允許每個(gè)I/O引腳單獨(dú)被配置為輸入、輸出和雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器，它的控制端信號(hào)來自一個(gè)多路選擇器，可以選擇用全局輸出使能信號(hào)其中之一進(jìn)行控制，或者直接連到地(GND)或電源(VCC)上。第五十一頁，共六十三頁。

Q6.8.3現(xiàn)場(chǎng)(xiànchǎng)可編程門陣列FPGA

1.查找表邏輯(luójí)結(jié)構(gòu)圖6-56FPGA查找(cházhǎo)表單元圖6-57FPGA查找表單元內(nèi)部結(jié)構(gòu)第五十二頁，共六十三頁。

Q6.8.3現(xiàn)場(chǎng)(xiànchǎng)可編程門陣列FPGA

6.8含觸發(fā)器的PLD結(jié)構(gòu)(jiégòu)2.Cyclone系列(xìliè)器件的根本結(jié)構(gòu)圖6-58CycloneLE結(jié)構(gòu)圖第五十三頁，共六十三頁。

Q

3.Cyclone的LE的工作(gōngzuò)模式圖6-59CycloneLE普通(pǔtōng)模式第五十四頁，共六十三頁。

Q

3.Cyclone的LE的工作(gōngzuò)模式圖6-60CycloneLE動(dòng)態(tài)(dòngtài)算術(shù)模式第五十五頁，共六十三頁。

Q

4.Cyclone的LAB模塊(mókuài)圖6-61CycloneLAB結(jié)構(gòu)(jiégòu)第五十六頁，共六十三頁。

Q

圖6-62LAB陣列(zhènliè)4.Cyclone的LAB模塊(mókuài)5.Cyclone中的嵌入式模塊(mókuài)第五十七頁，共六十三頁。

Q

實(shí)

驗(yàn)6-1．基于D觸發(fā)器的機(jī)械鍵去抖動(dòng)電路設(shè)計(jì)按照6.6節(jié)的流程，首先驗(yàn)證所有設(shè)計(jì)和仿真結(jié)論。然后將此設(shè)計(jì)使用到一個(gè)機(jī)械按鍵上。此鍵可以是實(shí)驗(yàn)系統(tǒng)上一個(gè)未消抖動(dòng)的鍵。要求按此鍵后，F(xiàn)PGA能收到一個(gè)沒有任何抖動(dòng)或干擾脈沖的鍵脈沖信號(hào)。為了證明這個(gè)去抖動(dòng)電路的可行性，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的計(jì)數(shù)器。如果一個(gè)鍵沒有加去抖動(dòng)處理，接入計(jì)數(shù)器后，可以從液晶屏上看見，每按一次鍵后的計(jì)數(shù)值將遠(yuǎn)大于1，而當(dāng)鍵的輸出通過(tōngguò)FPGA中已設(shè)計(jì)好的去抖動(dòng)電路后，每按一次鍵，計(jì)數(shù)器計(jì)數(shù)只顯示加1，這說明去抖動(dòng)電路工作正常。當(dāng)然也可以設(shè)計(jì)其它方法來證實(shí)去抖動(dòng)的有效性。創(chuàng)立工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說明，引腳鎖定編譯、編程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。第五十八頁，共六十三頁。

Q

實(shí)

驗(yàn)6-2．設(shè)計(jì)一個(gè)能將信號(hào)延時(shí)800ns的延時(shí)電路按照6.7節(jié)的設(shè)計(jì)原理和流程，設(shè)計(jì)一個(gè)8通道延時(shí)電路，要求能將信號(hào)延時(shí)800ns。給出設(shè)計(jì)電路，計(jì)算工作時(shí)鐘的頻率。創(chuàng)立工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真(fǎnɡzhēn)，根據(jù)仿真(fǎnɡzhēn)波形作說明，引腳鎖定編譯，編程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。假設(shè)要實(shí)測(cè)延時(shí)800ns，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的脈寬測(cè)試功能來測(cè)定。第五十九頁，共六十三頁。

Q

實(shí)

驗(yàn)6-3.由RS觸發(fā)器構(gòu)成的多路搶答器設(shè)計(jì)根據(jù)第6.2.3節(jié)的消除抖動(dòng)開關(guān)的工作原理，用根本R-S觸發(fā)器設(shè)計(jì)一個(gè)三路搶