新編21世紀高等職業(yè)教育信息類規(guī)劃教材《數(shù)字電路》電子教案主編徐新艷第3章組合邏輯電路學(xué)習(xí)目標(biāo)1．了解組合邏輯電路的分析方法、設(shè)計方法。2．理解編碼器、譯碼器、數(shù)據(jù)選擇器/分配器等常用組合邏輯電路的基本概念，掌握它們的功能及使用方法。3．了解克服競爭與冒險的方法。第3章組合邏輯電路組合邏輯電路在任意時刻的輸出信號的邏輯值僅取決于該時刻輸入信號邏輯取值的組合，而與電路原來所處的狀態(tài)無關(guān)。組合邏輯電路一般有若干個輸入端，一個或若干個輸出端。3.1組合邏輯電路的分析3.2組合邏輯電路的設(shè)計3.3常用的組合邏輯電路3.3.1加法器3.3.2編碼器和優(yōu)先編碼器3.3.3譯碼器3.3.4數(shù)值比較器3.3.5數(shù)據(jù)選擇器與分配器3.3.6算術(shù)邏輯單元第3章組合邏輯電路3.4組合邏輯電路的競爭與冒險3.3.1競爭與冒險3.3.2冒險的判斷3.3.3消除冒險的方法3.1組合邏輯電路的分析分析組合邏輯電路的步驟如圖所示。

組合邏輯圖邏輯表達式最簡表達式確定電路功能真值表推導(dǎo)化簡列表分析例3-1分析圖示邏輯電路。解：根據(jù)邏輯圖，寫出輸出S和C的表達式S=A

B；C=AB

根據(jù)表達式列真值表。分析表可見，若把A，B看成是兩個1位二進制數(shù)，S就是二者之和，C是進位。該電路只考慮本位兩數(shù)相加的和以及向高位的進位，不考慮低位進位，稱之為半加器。3.1組合邏輯電路的分析ABCS0000010110011110例3-2分析圖示電路。解：由圖知F1

＝A⊙B；F2

＝C⊙D；F＝F1⊙F2列真值表?？梢姡?dāng)輸入A,B,C,D中1的總個數(shù)為奇數(shù)時，輸出F為0；反之，F(xiàn)為1。所以F邏輯取值反映了四個輸入信號中含1的總個數(shù)是奇數(shù)，還是偶數(shù)，因此，該電路實現(xiàn)了4位奇偶校驗功能，被稱為4位奇偶樹或奇偶校驗電路。

3.1組合邏輯電路的分析ABCDF1F2F0000111000110000101000011111010001001010010110001011101010000101001001101000110110101100111110110011101001111111設(shè)計組合邏輯電路的步驟如圖所示。

邏輯表達式化簡變換真值表邏輯圖分析功能要求規(guī)定輸入輸出變量消除冒險3.2組合邏輯電路的設(shè)計例3-3試設(shè)計一個全加器。解：與半加器相比，全加器要考慮低位來的進位。設(shè)：全加器用于二進制數(shù)第i位的運算，Ai,Bi為加數(shù)，Ci為低一位來的進位輸入，Si為本位和，Ci+1為向高一位的進位，全加器的真值表如表所示，由真值表得

Si

＝Ai

Bi

CiCi+1＝AiBi

＋(Ai

Bi

)Ci3.2組合邏輯電路的設(shè)計輸入輸出AiBiCiCi+1Si0000000101010010111010001101101101011111根據(jù)所得全加器表達式Si

＝Ai

Bi

Ci

；Ci+1＝AiBi

＋(Ai

Bi

)Ci畫全加器邏輯圖如圖（a）所示。圖（b）是其邏輯符號，“總限定符號”“∑”表示輸出是對輸入信號的求和運算。3.2組合邏輯電路的設(shè)計3.3常用的組合邏輯電路3.3.1加法器依次將低位全加器的進位輸出端接到高位全加器的進位輸入端，可以實現(xiàn)多位加法運算。3.3常用的組合邏輯電路3.3.1加法器1、串行進位加法器圖示為4位加法電路。由于每一位相加結(jié)果必須等到低位進位產(chǎn)生后才能建立，因此這種結(jié)構(gòu)稱作逐位進位加法器或串行進位加法器。3.3常用的組合邏輯電路3.3.1加法器1、串行進位加法器串行進位加法器的優(yōu)點是電路結(jié)構(gòu)比較簡單，缺點是運算速度慢。為克服速度慢的缺點，可以采用超前進位加法器。

3.3常用的組合邏輯電路3.3.1加法器2、超前進位加法器超前進位是考慮加到第i位的進位輸入信號由兩個加數(shù)A、B在第i位以前的各位狀態(tài)共同決定，也就是說第i位的進位輸入信號Ci可由Ai－1Ai－2…A0和Bi－1Bi－2…B0直接運算，如圖所示，而無需再從最低位開始向高位逐位傳遞進位信號。74283是采用超前進位的4位加法器，邏輯符號如圖所示。

∑QPA0B0C3A1A2A3C0S3B1B2B30033COCIS0S1S213145314126215971110VCC：16；GND：8∑033.3常用的組合邏輯電路3.3.2編碼器和優(yōu)先編碼器

1．編碼器（1）編碼用文字、符號或數(shù)碼表示特定對象的過程。（2）編碼器能夠完成編碼的電路。（3）編碼器的特點有多個輸入端、多個輸出端，每一個輸入端線代表一個數(shù)符，而全部輸出線狀態(tài)代表與某一個輸入數(shù)符相對應(yīng)的二進制代碼。在任意時刻編碼器只能有一個輸入端有信號輸入。例3-4設(shè)計一個八進制-二進制編碼器。解：根據(jù)題意可知，輸入八個數(shù)字0～7，分別用A0～A7表示；輸出二進制數(shù)應(yīng)為3位，分別用F2,F1,F0表示。列編碼真值表（簡稱編碼表）如表所示。

3.3常用的組合邏輯電路輸

入輸出A0A1A2A3A4A5A6A7F2F1F01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111根據(jù)編碼表可求得：F2＝A4＋A5＋A6＋A7；F1＝A2＋A3＋A6＋A7；F0＝A1＋A3＋A5＋A7用或門實現(xiàn)編碼器，畫邏輯圖如圖所示。由于該編碼器有8個輸入端，3個輸出端，所以又稱為8-3線編碼器。3.3常用的組合邏輯電路3.3.2編碼器和優(yōu)先編碼器

2．優(yōu)先編碼器允許幾個信號同時輸入，但電路只對其中優(yōu)先級別最高的一個信號編碼，即優(yōu)先編碼的編碼器。例3-5分析10-4線優(yōu)先編碼器74147。下圖所示是74147邏輯符號，下表所示是其功能表。

HPRI/BCDVCC：16；GND：83214567898421111213123451014679十進制數(shù)輸入輸出9××××××××001108×××××××0101117××××××01110006×××××011110015××××0111110104×××01111110113××011111111002×0111111111011011111111111001111111111111解：分析圖表，147輸入低電平有效，大數(shù)優(yōu)先編碼，BCD反碼輸出。電路將9線數(shù)據(jù)進行4線8421BCD大數(shù)優(yōu)先編碼，并輸出反碼。編碼器省略了0數(shù)據(jù)輸入線，原因是當(dāng)～均為高電平時，編碼器認為輸入信號為數(shù)據(jù)“0”，因此，輸出十進制數(shù)0的BCD反碼，相當(dāng)于十進制數(shù)0被編碼。下圖所示為8-3線優(yōu)先編碼器74HC148的邏輯符號：8位輸入，3位二進制編碼輸出，輸入、輸出均為低電平有效。各門輸入端小圈不僅表示邏輯非，還表示是以邏輯0電平作為有效工作電平。為了擴展功能，電路增加了使能輸入端（低電平有效）、優(yōu)先編碼標(biāo)志輸出端（低電平有效）、使能輸出端EO（高電平有效）。功能表如下表所示。輸

入輸出1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101利用使能端可將多片編碼器連接起來，擴展線數(shù)。例如，用兩片74HC148實現(xiàn)16-4線優(yōu)先編碼，連接圖如圖所示。3.3常用的組合邏輯電路3.3.3譯碼器譯碼是編碼的反過程。譯碼是將給定代碼轉(zhuǎn)換成特定信號或另一種形式的代碼。完成譯碼的電路稱為譯碼器，也稱解碼器。3.3常用的組合邏輯電路3.3.3譯碼器1．二進制譯碼器二進制譯碼器又稱全譯碼器，它有N個輸入端，2N個輸出端，把N個輸入視為二進制數(shù)，對應(yīng)每一種輸入取值組合，只有一個輸出端是有效電平，其它輸出端均為無效電平。3.3常用的組合邏輯電路圖示是2-4線譯碼器邏輯圖，輸入為A1、A0，輸出為Y0～Y3，譯碼表如表所示。可見，當(dāng)A1A0由00→01→10→11時，Y0～Y3輪流輸出高電平，即譯碼器輸出高電平有效。

輸入輸出A1A0Y3Y2Y1Y0000001010010100100111000圖示是3-8線譯碼器74LS138的邏輯符號，輸入為3位二進制數(shù)，有8個低電平互斥的輸出。使能控制，E1高電平有效，、低電平有效。功能表如下表所示。使能控制輸入輸入輸出×1××××11111111××1×××111111110×××××111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110BIN/OCTVCC：16；GND：8421＆EN654312354611107915141312A1A0A2E10127利用兩片74LS138可以實現(xiàn)4-16線譯碼功能，如圖所示。圖中，4位輸入為ABCD，A為最高位。當(dāng)A＝0時，片①工作；A＝1時，片②工作。BIN/OCT①421＆EN6543CDB0127BIN/OCT421＆EN6543A01271②利用全譯碼器作地址譯碼器來選通芯片的示意圖。

3.3常用的組合邏輯電路3.3.3譯碼器2．碼制變換譯碼器碼制變換譯碼器能將一種碼制（或數(shù)制）的代碼轉(zhuǎn)換成另一種碼制（或數(shù)制）的代碼。通常碼制變換器的輸出端數(shù)M＜2N（N為輸入端數(shù)），所以又被稱為部分譯碼器。74LS42是4-10線譯碼器，可以接收高電平有效的4位8421BCD碼輸入，并提供10個互斥低電平有效輸出，若輸入二進制碼大于9，則所有輸出均為高電平。功能及邏輯符號如下。BCD/DEC地：8VCC：1642165431514131256971234A1A0A2A301278891011十進制BCD碼輸入輸出邏輯符號A3A2A1A0000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110無效碼1010全部為11011110011011110111174LS42也可作3-8線譯碼器，這時最高位輸入A3端作為使能端，功能及邏輯符號示于如下。BIN/OCT421EN6543A1A0A2A30127選通端輸入輸出邏輯符號A3A2A1A0譯碼00000111111100110111111010110111110111110111110011110111101111110111101111110111111111110禁止譯碼1000全部為10010100111001011101113.3常用的組合邏輯電路3.3.3譯碼器3．顯示譯碼器顯示譯碼器能將輸入代碼譯成相應(yīng)的高低電平，并利用此電平驅(qū)動數(shù)碼顯示器件。3.3常用的組合邏輯電路3.3.3譯碼器3．顯示譯碼器（1）數(shù)碼顯示器數(shù)碼顯示器種類很多，如半導(dǎo)體顯示器LED，液晶顯示器LCD，熒光數(shù)碼管等。①LED顯示器常見的七段LED顯示器外形如圖所示。

七段LED顯示器由a，b，c，d，e，f，g七個發(fā)光二極管做成條狀，按8字形排列組成（考慮小數(shù)點DP，實為八段），二極管連接有共陰與共陽極兩種，見圖。共陰極連接對應(yīng)陽極接高電平時字段發(fā)光，共陽極連接對應(yīng)陰極接低電平時字段發(fā)光。顯示效果如下圖。abcde

fg0123456789101112131415①LED顯示器LED數(shù)碼顯示器具有工作電壓低、響應(yīng)速度快、色彩鮮艷（發(fā)紅光、綠光及其中間色光等）、亮度較高、壽命長、工作穩(wěn)定可靠等優(yōu)點，缺點是工作電流較大。②液晶顯示器沒有外加電場時，液晶分子按一定取向整齊排列，如圖（a）所示，液晶呈透明態(tài)，射入的光線大部分被反射電極反射回來，顯示器呈灰白色。在電極上加電壓，液晶分子因電離而產(chǎn)生正離子，這些正離子在電場作用下運動并碰撞其他液晶分子，破壞了液晶分子的整齊排列，見圖（b），使液晶呈混濁狀，射入的光線散射后僅有少量反射回來，因此顯示器呈黑灰色。如果將七段透明的電極排成8形，如圖（c）所示，只要選擇不同的電極組合并加以正電壓，便能顯示出各種字符來。玻璃蓋板透明電極入射光線反射電極液晶層（a）（b）透明電極反射電極（c）②液晶顯示器為使離子撞擊液晶分子的過程不斷進行，通常在液晶顯示器兩電極上加以30~100Hz的交流方波電壓。對交流電壓的控制可用異或門實現(xiàn)，如圖(a)。ui是外加固定頻率的方波。當(dāng)A＝0時，液晶兩端電壓uL＝ui－uo＝0V，顯示器不工作，呈灰白色；當(dāng)A＝1時，uL為對稱方波，顯示器工作，呈黑灰色。各點電壓波形如圖(b)。②液晶顯示器液晶顯示器的最大優(yōu)點是功耗極小，每平方厘米的功耗在1

W以下。工作電壓也很低，在1V以下仍能工作。因此，液晶顯示器在電子表以及小型便攜式儀器、儀表中得到了廣泛的應(yīng)用。但是，由于它本身不發(fā)光，僅僅靠反射外界光線顯示字形，所以亮度很差。此外，它的響應(yīng)速度較低（在10～200ms范圍），限制了它在快速系統(tǒng)中的應(yīng)用。（2）顯示譯碼器配合七段顯示器有專用七段譯碼器。74LS47是直接驅(qū)動共陽極顯示器的顯示譯碼器，它是4線-七段譯碼器/驅(qū)動器，A3A2A1A0為4線輸入；～為七段輸出，低電平有效。（2）顯示譯碼器74LS47邏輯符號及功能表如下所示。BIN/7-SEG[T1]4A0A1A2A3≥11＆8CT=0V202G21a20,211312b20,21111091514c20,21d20,21e20,21f20,21g20,217126354VCC：16；GND：8十進數(shù)或功能輸入輸出A3A1A1A001100001000000111×00011100111121×00101001001031×00111000011041×01001100110051×01011010010061×01101110000071×01111000111181×10001000000091×100110001100101×101011110010111×101111100110121×110011011100131×110110110100141×111011110000151×111111111111消隱1×××××01111111脈沖消隱10000001111111試燈0×××××10000000（2）顯示譯碼器利用滅零輸出與滅零輸入信號相配合，在多位顯示時消去混合小數(shù)的前零和無用的尾零。（2）顯示譯碼器例3-7畫出74LS47驅(qū)動數(shù)碼管LA5011的1位數(shù)碼顯示電路，且顯示小數(shù)點。解：LA5011引腳為上下排列，序號如圖（a）所示。它是共陽極顯示器，發(fā)紅光，電源電壓5V，驅(qū)動電流10～20mA。74LS47為反碼輸出，OC輸出結(jié)構(gòu)，最大工作電壓15V，能為各顯示段提供達24mA電流，工作時需外接上拉電阻。根據(jù)上述分析，畫電路如圖（b）所示。3.3常用的組合邏輯電路3.3.4數(shù)值比較器數(shù)值比較器是用來比較兩數(shù)大小的運算電路。3.3常用的組合邏輯電路3.3.4數(shù)值比較器1．1位數(shù)值比較器兩個1位二進制數(shù)A和B比較的結(jié)果有三種：A等于B；A大于B；A小于B。設(shè)比較輸出分別為(A＞B)o；(A＜B)o；(A＝B)o，且為高電平互斥變量，可列出真值表。AB(A＞B)o(A＜B)o(A＝B)o000010101010100110013.3常用的組合邏輯電路3.3.4數(shù)值比較器1．1位數(shù)值比較器1位數(shù)值比較器邏輯圖及邏輯符號如圖所示。3.3常用的組合邏輯電路3.3.4數(shù)值比較器2．多位數(shù)值比較器多位數(shù)值比較時先從高位起開始比較，高位能比較出大小，便可立即做出結(jié)論。若高位相等，再去比較次高位。74HC85是4位數(shù)值比較器。A3～A0和B3～B0是兩個相比較4位二進制數(shù)的輸入；(A＞B)i，(A＜B

i，(A＝B)i是級聯(lián)輸入，在多片連接時與低位片輸出端相連；(A＞B)o，(A＜B

o，(A＝B)o是總比較結(jié)果輸出。比較輸入級聯(lián)輸入輸出A3，B3A2，B2A1，B1A0，B0(A＞B)i(A＜B)i(A＝B)i(A＞B)o(A＜B)o(A＝B)oA3＞B3××××××100A3＜B3××××××010A3＝B3A2＞B2×××××100A3＝B3A2＜B2×××××010A3＝B3A2＝B2A1＞B1××××100A3＝B3A2＝B2A1＜B1××××010A3＝B3A2＝B2A1＝B1A0＞B0×××100A3＝B3A2＝B2A1＝B1A0＜B0×××010A3＝B3A2＝B2A1＝B1A0＝B0100100A3＝B3A2＝B2A1＝B1A0＝B0010010A3＝B3A2＝B2A1＝B1A0＝B0001001COMP>QPA0B0(A>B)iA1A2A3(A=B)i(A<B)iB1B2B3003=<3P>QP=QP<Q(A>B)o(A=B)o(A<B)o56710121315234911114VCC：16；GND：8利用級聯(lián)端，可以擴展數(shù)值比較器比較位數(shù)。例如，兩片74HC85按圖級聯(lián)，可以對兩個8位二進制數(shù)比較。兩8位數(shù)碼同時加到比較器輸入端，低4位比較結(jié)果送到高4位比較器級聯(lián)輸入端，比較的最后結(jié)果由高4位數(shù)值比較器輸出端輸出。COMP>QPA0B00A1A2A310B1B2B3003=<3P>QP=QP<QCOMP>QPA4B4(A>B)oA5A6A7(A=B)o(A<B)oB5B6B7003=<3P>QP=QP<Q3.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器1．?dāng)?shù)據(jù)選擇器數(shù)據(jù)選擇器是一種多輸入、單輸出組合邏輯電路，能在控制信號作用下，從多路數(shù)據(jù)中選擇一路傳輸，也稱多路調(diào)制器或多路開關(guān)。常用的數(shù)據(jù)選擇器有2選1，4選1，8選1，16選1等。圖（a）所示是4選1數(shù)據(jù)選擇器邏輯圖，其作用相當(dāng)于一個單刀四擲開關(guān)，示意如圖（b）所示。圖（c）是其邏輯符號。D0～D3為數(shù)據(jù)輸入端，其個數(shù)稱為通道數(shù)；A1、A0是控制信號或稱地址輸入信號、地址碼。地址輸入端數(shù)M與通道數(shù)N應(yīng)滿足N＝2M。根據(jù)地址信號A1、A0的取值組合，輸出Y選取D0～D3中1路數(shù)據(jù)傳輸；使能端又稱選通端，低電平有效。3.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器2．?dāng)?shù)據(jù)分配器能將1路輸入變?yōu)槎嗦份敵龅慕M合邏輯電路稱為數(shù)據(jù)分配器，又稱多路解調(diào)器。其功能與數(shù)據(jù)選擇器相反，能將串行輸入數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿休敵鰯?shù)據(jù)。圖（a）為4路數(shù)據(jù)分配器邏輯圖，功能相當(dāng)于圖（b）所示單刀四擲開關(guān)，D是被傳輸數(shù)據(jù)輸入端；A1、A0是地址碼輸入端；Y0～Y3是數(shù)據(jù)輸出端。當(dāng)1路數(shù)據(jù)送至D端，若地址碼依次為00→01→10→11，數(shù)據(jù)便可分別從Y0，Y1，Y2，Y3依次輸出。圖（c）是其邏輯符號。若將A1、A0看作譯碼器的輸入端，D看作譯碼器的使能端，上圖所示邏輯圖與2-4線譯碼器完全一樣。因此，任何帶使能端的全譯碼器都可作為數(shù)據(jù)分配器使用。3.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器3．雙向開關(guān)數(shù)據(jù)選擇/分配器稱為雙向開關(guān)。它既可作數(shù)據(jù)選擇器，又可作數(shù)據(jù)分配器。圖示是雙向開關(guān)CC4051的邏輯符號。CC4051為三態(tài)工作，使能端低電平有效；A2,A1,A0是地址碼輸入端；D0～D7是數(shù)據(jù)輸入/輸出端；D8是數(shù)據(jù)輸出/輸入端。3.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器4．?dāng)?shù)據(jù)選擇器分配器應(yīng)用舉例（1）數(shù)據(jù)串并行轉(zhuǎn)換EN2143A2A0A3070MUXG913111865432D0D1D2D3D4D5D6VCC：24；GND：126547A11510D78232120191817D8D9D10D11D12D1322116D14D15111291015141333.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器4．?dāng)?shù)據(jù)選擇器分配器應(yīng)用舉例（2）總線傳輸3.3常用的組合邏輯電路3.3.5數(shù)據(jù)選擇器與分配器4．?dāng)?shù)據(jù)選擇器分配器應(yīng)用舉例（3）實現(xiàn)邏輯函數(shù)EN230A070MUXG1D10YD10F＝Y(jié)654B2DDC3.3常用的組合邏輯電