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“微電子概論”試題考試日期：年月日考試時間：120分鐘考試方式：閉卷任課教師：班號：學生姓名：學號：1.(20分)名詞解釋(1)本征半導體：(2)pn結的勢壘區(qū)：(3)雙極晶體管的注入效率：(4)MOSFET器件的亞閾電流(5)MOSFET的LDD結構(6)FlipChip（倒裝焊）(7)等比例縮小技術(8)統(tǒng)計模擬(9)有比電路(10)電子設計自動化（EDA）2.(10分)(1)說明pn結中“擴散電容”和“勢壘電容”的含義。(2)pn結從反偏向正偏變化時，“擴散電容”和“勢壘電容”分別增大還是減??？(3)為什么pn結等效電路中“擴散電容”和“勢壘電容”為“并聯(lián)關系”。3.(10分)(1)為什么雙極晶體管的基區(qū)寬度必須遠小于基區(qū)少子擴散長度？(2)如果減少基區(qū)寬度，將導致雙極晶體管的下述特性增大還是減?。ㄖ灰笳f明“增大還是減小”，不需要解釋）：電流放大系數(shù)、特征頻率、基區(qū)穿通電壓、基區(qū)電阻4.(10分)下圖是增強型nMOSFET結構圖以及輸出特性曲線(1)在結構圖中標識出器件源極S、漏極D、柵G、以及溝道區(qū)。(2)在VG=4V的曲線上標示出線性區(qū)、過渡區(qū)、和飽和區(qū)(3)基于電流傳輸物理過程，解釋：為什么“線性區(qū)”中電流ID隨VDS增大呈現(xiàn)線性增加關系，而飽和區(qū)中隨著VDS增大，ID則基本不變？5.(10分)(1)以SiO2層上刻蝕窗口為例，簡述光刻和刻蝕工藝的作用與工藝步驟。(2)光刻工藝中什么因素對“工藝節(jié)點”水平高低起決定作用？6.(10分)下圖顯示有n阱CMOS反相器的電路圖、版圖和剖面圖。(1)在剖面圖中標識出輸入和輸出端口in和out、NMOSFET和PMOSFET器件、以及柵、源、漏區(qū)域(2)列出與該剖面圖對應的工藝流程。7.(10分)簡述什么是互連線集總模型？什么是互連線分布式模型？隨著工藝發(fā)展，互連線對集成電路性能有哪些影響？8.(10分)傳輸管邏輯電路有哪些缺點？如何改進？請采用傳輸管設計二選一多路選擇器，繪制其晶體管級電路圖，并闡述改進方法。9.(10分)(1)對比自底向上設計方法和自頂向下設計方法的優(yōu)缺點，闡述其適用場合。為什么超大規(guī)模集成電路設計要采用并行交互式設計流程？(2)為什么說時序是現(xiàn)代數(shù)字集成電路設計功能正確的

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