14nm節(jié)點(diǎn)的技術(shù)挑戰(zhàn)

隨著COMS技術(shù)持續(xù)微縮，集成電路制造環(huán)節(jié)仍然遵循著摩爾定律快速向前發(fā)展，且隨著技術(shù)進(jìn)步，特征尺寸變得越來越小，而其中的14nm被視為一個(gè)拐點(diǎn)。這是因?yàn)樵谔卣鞒叽邕_(dá)到14nm以后，工業(yè)界普遍采用FinFET的器件結(jié)構(gòu)，并且針對關(guān)鍵掩模層采用了多重圖形光刻技術(shù)，這一改變被視為半導(dǎo)體行業(yè)繼采用CMOS器件結(jié)構(gòu)以來的最重大的變革；隨之而來的是半導(dǎo)體制造進(jìn)入壁壘的提高，高額的研發(fā)成本和巨大風(fēng)險(xiǎn)使很多中小規(guī)模的半導(dǎo)體公司難以為繼，最后只剩下intel、三星、臺(tái)積電等大規(guī)模的企業(yè)。關(guān)于FinFET

FinFET一開始是基于SOI開發(fā)的器件，但由于FinFET能很好地兼容平面CMOS工藝，現(xiàn)在逐漸將其制造在硅襯底上。14nm節(jié)點(diǎn)的新型FinFET技術(shù)有很多特征，大大縮短了圖形周期（pitchs），能很好地控制鰭形的輪廓，為了抑制漏電流的固源準(zhǔn)鰭摻雜（sourcesub-findoping），完全耗盡的鰭溝道（降低開啟電壓Vt擺幅），先進(jìn)的應(yīng)力工程，自對準(zhǔn)接觸，以及采用氣隙和自對準(zhǔn)雙重圖案化（air-gapandself-aligneddual-patterning）技術(shù)的先進(jìn)后道工藝（BEOL）互連。關(guān)于FinFET

特征尺寸減小到20nm以下時(shí)開始使用FinFET結(jié)構(gòu)的器件，由于等不到EUV的大規(guī)模量產(chǎn)，繼續(xù)采用193nm的浸沒式光刻技術(shù)，采用多重圖形光刻技術(shù)制造關(guān)鍵層（如晶體管的掩模和M1層掩模），采用FinFET結(jié)構(gòu)的器件至少可以將關(guān)鍵尺寸微縮到7nm。FinFET掩模和平面工藝CMOS掩模對比FinFET結(jié)構(gòu)的設(shè)計(jì)是使用長矩形接觸（也稱為局部互連）將多個(gè)鰭片做在一起，形成一個(gè)多鰭片器件。14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)對FinFET器件來說，延伸摻雜技術(shù)又是一種獨(dú)特的挑戰(zhàn)。下圖是使用TCAD模擬的使用常規(guī)角度從鰭的頂部到鰭底部注入后激活了的雜質(zhì)硼濃度剖面圖，該研究使用20°傾角的BF2注入。從該剖面圖可以看出，摻雜濃度并不均勻，會(huì)造成寬度方向上的柵極到源漏端的覆蓋不均勻，導(dǎo)致電容COV和外電阻的不均勻。14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

據(jù)此提出一種共形摻雜技術(shù)（conformaldopingtechnique），即在PFET上外延一種原位硼摻雜的SiGe層，如此可以降低30%的外部電阻率。在PFET上外延一種原位硼摻雜的SiGe層14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

14nm工藝節(jié)點(diǎn)中，F(xiàn)inFET器件沿著柵側(cè)壁的非均勻垂直摻雜輪廓會(huì)導(dǎo)致柵極和源漏兩端的非均勻覆蓋，該問題還有待解決。14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

多重圖形光刻技術(shù)（MPL）有助于實(shí)現(xiàn)圖形尺寸的微縮，但是對于14nm的邏輯器件來說，由于版圖各個(gè)區(qū)域圖形周期（pitch）有差異，布局布線朝向（orintention）不同，光刻性能無法得到較大的提升。在實(shí)際光刻過程中，對于所采用的特定光刻條件不能滿足所有的圖形，既會(huì)成為優(yōu)點(diǎn)又會(huì)成為缺點(diǎn)。限制了工藝窗口。為了擴(kuò)大重疊工藝窗口（PW），需要在源掩模優(yōu)化（SMO）階段分析并解決劑量中心偏移問題，14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

基于LELE的Doublepatterninglithography（DPL）工藝實(shí)施起來也有一定難度。為了避免出現(xiàn)較差的成像質(zhì)量和產(chǎn)生過量的縫隙，設(shè)計(jì)工程師應(yīng)該和代工廠保持溝通，修訂合適的分解規(guī)則和分割方法（stitchmodeornon-stitchmode）；由于各區(qū)域的圖形周期（pitchs）不均勻，布局布線方向不一致，這會(huì)對成像質(zhì)量產(chǎn)生較大的影響，這對光源和掩模的優(yōu)化提出了挑戰(zhàn)，如何在此情況下擴(kuò)大工藝窗口（PW），也是工藝工程師面對的一個(gè)問題。14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

隨著特征尺寸微縮到14nm，會(huì)產(chǎn)生有限尺寸效應(yīng)。室溫下電子平均自由程為40nm，如果金屬連線的尺寸小于或等于電子的平均自由程，那么導(dǎo)線表面的散射將會(huì)疊加在本征聲波散射上，電子的散射時(shí)間將會(huì)縮短，電阻率會(huì)增大。并且隨著尺寸縮小，晶粒生長將會(huì)受到限制，晶粒邊界的散射也將扮演重要的角色，同樣使電阻率增大。導(dǎo)線電阻率增大會(huì)增大RC延遲，降低電路的性能。14nm工藝節(jié)點(diǎn)下面臨的一些挑戰(zhàn)

隨著特征尺寸微縮到14nm，