第6章時序邏輯電路分析與設(shè)計10學(xué)時2025/7/231學(xué)習(xí)目標(biāo)與內(nèi)容學(xué)習(xí)目標(biāo)理解雙穩(wěn)態(tài)、單穩(wěn)態(tài)、無穩(wěn)態(tài)(振蕩器)的概念掌握時序基本電路——SR鎖存器結(jié)構(gòu)理解鎖存與觸發(fā)的概念了解觸發(fā)器的分類掌握時序電路的分析方法掌握時序電路的設(shè)計方法理解等價狀態(tài)的概念及其對電路復(fù)雜度的影響理解時序約束的概念及其對電路工作速度的影響學(xué)習(xí)內(nèi)容無穩(wěn)態(tài)、單穩(wěn)態(tài)和雙穩(wěn)態(tài)電路鎖存器——SR、D觸發(fā)器——D、JK、T觸發(fā)器——特性方程、特性表、激勵表時序電路分析步驟及其舉例狀態(tài)轉(zhuǎn)移圖/表，時序波形圖時序電路設(shè)計步驟及其舉例狀態(tài)轉(zhuǎn)移關(guān)系的建立等價狀態(tài)判斷關(guān)鍵路徑與時序約束2025/7/232時序電路時序邏輯電路的輸出不僅與當(dāng)前的輸入有關(guān)，而且與以往輸入都有關(guān)電路結(jié)構(gòu)：有存儲元件，或有反饋回路，或兩者都有“狀態(tài)”表征所有以前輸入到目前時刻所綜合表現(xiàn)出的結(jié)果有限狀態(tài)機(FiniteStateMachine,FSM)：狀態(tài)的數(shù)目總是有限可數(shù)的（不考慮無限狀態(tài)）時鐘同步時序電路異步時序電路輸出輸出與輸入有直接關(guān)系，彌勒型電路輸出與輸入無直接關(guān)系（但有間接關(guān)系），摩爾型電路2025/7/2336.1鎖存器鎖存器(latch)：在有效電平期間，輸出邏輯狀態(tài)隨輸入邏輯狀態(tài)的變化而相應(yīng)變化；而在無效電平期間，輸出端的邏輯狀態(tài)取決于有效電平轉(zhuǎn)無效電平瞬間時的輸入邏輯狀態(tài)，并將該時刻的輸出值鎖存保持不變觸發(fā)器(flip-flop)：時鐘有效上升沿/下降沿，輸出邏輯狀態(tài)取決于該瞬間時的輸入邏輯狀態(tài)，并在時鐘周期的其他時間，都將該輸出邏輯狀態(tài)保持不變2025/7/2346.1.1穩(wěn)態(tài)的概念雙穩(wěn)態(tài)：0、1都是穩(wěn)定的，除非輸入或反饋信號而使之改變單穩(wěn)態(tài)：0、1只有一個是穩(wěn)定的，輸入作用下使輸出處于另一狀態(tài)，也僅暫時無穩(wěn)態(tài)：0、1都不穩(wěn)定，交替出現(xiàn)，即振蕩自激振蕩發(fā)生器產(chǎn)生時鐘，時鐘存在抖動(jitter)和偏移(skew)2025/7/23tLtHTCLK狀態(tài)變化點占空比=tL/TCLK(a)下降沿有效tHtLTCLK狀態(tài)變化點占空比=tH/TCLK(b)上升沿有效ABCtPDABC11115單穩(wěn)態(tài)電路單穩(wěn)態(tài)：電路只有一個穩(wěn)定的狀態(tài)(0或1)，與穩(wěn)定狀態(tài)相對的另一邏輯值(1或0)稱為暫態(tài)。即使外界因素使得電路進入暫態(tài)，其持續(xù)時間有限，且自動回到穩(wěn)態(tài)2025/7/23UO1tUItUI2tUT=UDD/2UOttwUIUO1UI2UOG1G2UDDCR≥1≥1穩(wěn)態(tài)的確定：由于電阻R的上拉作用，穩(wěn)定時UI2為高電平，UO為低電平穩(wěn)定時，電容無電壓差，即UO1也為高電平，即要求UI為低電平所以輸入UI為低電平（邏輯0）時，該電路處于穩(wěn)定狀態(tài)，輸出UO為低電平6單穩(wěn)態(tài)電路

2025/7/23UIUO1UI2UOG1G2UDDCR≥1≥1UO1tUItUI2tUT=UDD/2UOttw7雙穩(wěn)態(tài)電路若Q為高電平，即UI2為高電平。G2非門輸出Q_L為低電平，也就是UI1為低電平，經(jīng)過G1非門后，輸出端Q為高電平。即通過反饋后，電路的電平狀態(tài)與原電平的值一致，都是高電平，是穩(wěn)定的狀態(tài)如果Q為低電平，相同的分析過程，Q_L為高電平，再反饋到Q是低電平，即仍然維持原來的低電平，也是穩(wěn)定的狀態(tài)Q有高電平和低電平兩種穩(wěn)定的狀態(tài)2025/7/23QUI1Q_LUI2UO1UO2G1G211AB112個非門首尾相接3個非門首尾相接有何不同？8亞穩(wěn)態(tài)電壓傳輸特性的第3個交點，位于電壓變化最陡處任何輸入的微小波動，導(dǎo)致輸出大變化；反饋到另一個門輸入大變化，而輸出更大變化，并滑向穩(wěn)態(tài)點亞穩(wěn)態(tài)如同置于刀口上的乒乓球，既不能穩(wěn)立于其上，也不知會滾落于哪一邊，可以說完全是隨機的發(fā)生亞穩(wěn)態(tài)的情況輸入信號保持不變的時間，不足以通過反饋回路建立起穩(wěn)定的工作狀態(tài)和輸出輸入信號造成矛盾的輸出反饋信號存在競爭等等2025/7/23UI1=UO2穩(wěn)態(tài)點UO1=UI2穩(wěn)態(tài)點亞穩(wěn)態(tài)點96.1.2S-R鎖存器R=0、S=0時，等效電路離散時刻n為當(dāng)前已有（現(xiàn)態(tài)），離散時刻n+1為未來將有（次態(tài)）R=0、S=1時2025/7/23RSQQ_LG1G2≥1≥1QQ_LQn+1=Qn

Q_Ln+1=Q_Ln新態(tài)原態(tài)保持QQ_LRS01現(xiàn)態(tài)：Qn=1，Q_Ln=010次態(tài)：Qn+1=1，Q_Ln+1=0Set01QQ_LRS011000110現(xiàn)態(tài)：Qn=0，Q_Ln=1次態(tài)：Qn+1=1，Q_Ln+1=010S-R鎖存器R=0、S=0時，輸出由反饋信號決定，等效于雙穩(wěn)態(tài)電路。Q與Q_L的邏輯狀態(tài)互為非R=0、S=1時，G2門的輸出Q_L為0，反饋到G1門，且R=0，而使得輸出Q為1類似地推導(dǎo)R=1、S=0時，G1門的輸出Q為0，反饋到G2門，且S=0，而使得輸出Q_L為1。R=1、S=1時，G1門的輸出Q為0，G2門的輸出Q_L也為0。即Q與Q_L相同亞穩(wěn)態(tài)：R=S=1使得Q和Q_L輸出都為0。若R、S同時從原來的1變?yōu)?，出現(xiàn)了競爭，輸出不定，即亞穩(wěn)態(tài)2025/7/23RSQQ_LG1G2≥1≥1SRRSQ’Q電路符號11S-R鎖存器波形圖避免亞穩(wěn)態(tài)的方法是對輸入S和R加約束，即要求滿足S?R=0此時，滿足Q_L=Q’關(guān)系與非門構(gòu)成的S-R鎖存器工作原理類似2025/7/23RQQ_LS亞穩(wěn)態(tài)S_LR_LQQ_LG2G1&&SQ

RQ電路符號12鎖存器描述方法現(xiàn)態(tài)Qn：當(dāng)前時刻輸出端的狀態(tài)次態(tài)Qn+1：當(dāng)前輸入作用后,輸出將出現(xiàn)的狀態(tài)特性表：輸入、現(xiàn)態(tài)作為變量，次態(tài)為輸出特性方程：Qn+1=S+R’?QnS?R=0狀態(tài)轉(zhuǎn)移圖：鎖存器輸出變化及其對應(yīng)的輸入值激勵表：輸出狀態(tài)轉(zhuǎn)移時，相應(yīng)輸入的取值2025/7/23S-R鎖存器特性表SRQnQn+1功能0000保持00110100清001101001置11011110×約束111×

RQnS1

11××000111100101S=0,R=1S=0,R=×S=1,R=0S=×,R=0S-R鎖存器激勵表狀態(tài)轉(zhuǎn)移激勵輸入QnQn+1SR000×0110100111×013鐘控S-R鎖存器基本鎖存器缺點：不便多個鎖存器同步作用鐘控S-R鎖存器CLK為0時，S和R輸入無作用，S-R鎖存器處于保持狀態(tài)CLK為1時，S和R分別反相后輸入到基本S-R鎖存器。與基本S-R鎖存器的功能完全一致2025/7/231S1RRSQ’QCLKC1(b)電路符號SRQQ’G2G1CLKG3G4&&&&14鐘控S-R鎖存器描述特性表特性方程：Qn+1=S+R’?Qn

，CLK=1S?R=0時序圖2025/7/23鐘控S-R鎖存器特性表CLKSRQnQn+10××000××111000010011101001011011001110111110×1111×R鐘控S-R鎖存器波形圖QCLKSQ’156.1.3D鎖存器及其應(yīng)用S-R缺點：輸入受約束D鎖存器D輸入為S=D和R=D’，S?R=D?D’=0，D無約束要求D鎖存器的特性方程：Qn+1=D,CLK=12025/7/231DDQ’QC1(b)電路符號CLKSRQQ’(a)電路圖G2G1G3G4DG5&&&&1CLK鐘控D鎖存器特性表CLKDQnQn+1功能0×00保持0×111000清010101101置1111101D=0D=0D=1D=1鐘控D鎖存器波形圖CLKDQQ’TransparentLatch(透明鎖存器)鎖存器的Verilog語言描述modulelatch(d,le,q);inputd,le;outputq;assignq=le?d:q;//le為1時，d輸入到q；//le為0時，q保持，即鎖存不變endmodule16D鎖存器建立時間/保持時間分析2025/7/2317DCLKRSRQQ’G2G1G3G4DG5&&&&1CLKABABQQ’由于Q’為0，此時盡管A為1，但Q仍然不變1111D鎖存器動態(tài)參數(shù)孔徑時間ta：建立時間和保持時間之和孔徑時間內(nèi)，輸入要保持穩(wěn)定，以免進入亞穩(wěn)態(tài)建立時間tsetup：在時鐘有效電平結(jié)束時刻(下降沿)之前，輸入信號應(yīng)保持穩(wěn)定不變的最小時間2025/7/23CLKDQtsetuptholdtDQtCQ鐘控鎖存器動態(tài)時序波形圖tDQ保持時間thold：時鐘有效電平結(jié)束(下降沿)之后，輸入信號仍需維持穩(wěn)定不變的最小時間時鐘到鎖存器輸出的延遲時間tCQ：時鐘有效的起始時刻(上升沿)到由此作用而產(chǎn)生的信號在輸出端輸出時刻的延遲時間輸入信號到鎖存器輸出的延遲時間tDQ：時鐘有效期間，輸入信號變化到由此作用而產(chǎn)生的信號在輸出端輸出時刻的延遲時間脈沖寬度tw：為保證鎖存器將輸入信號作用而產(chǎn)生的輸出，能穩(wěn)定傳輸?shù)捷敵龆?，所要求的時鐘高電平的最小寬度LH18D鎖存器延遲時間2025/7/23QDCLKtpLH(CQ)tpHL(DQ)tpLH(DQ)tpHL(CQ)在CLK的下降沿附近有一個時間窗這段時間內(nèi)D輸入一定不能變化tsetup建立時間setuptimethold保持時間holdtime19器件參數(shù)表數(shù)據(jù)手冊2025/7/2374LS373鎖存器參數(shù)表參數(shù)數(shù)值單位時鐘脈沖CLK最小寬度tw15ns最小建立時間tsetup5↓ns最小保持時間thold20↓ns時鐘（鎖存使能）上升沿到Q端的最大傳輸延時，tPLH或tPHL(LE

Q)30ns數(shù)據(jù)D到Q端的最大傳輸延時，tPLH或tPHL(D

Q)18ns使能OE_L有效使輸出由高阻到高輸出延遲時間tPZH(OE_L

Q)28ns使能OE_L有效使輸出由高阻到低輸出延遲時間tPZL(OE_L

Q)36ns使能OE_L無效使輸出由高到高阻態(tài)的延遲時間tPHZ(OE_L

Q)20ns使能OE_L無效使輸出由低到高阻態(tài)的延遲時間tPLZ(OE_L

Q)25ns注：↓表示以時鐘下降沿為參考邊沿20鎖存器應(yīng)用按鍵去抖動分離復(fù)用信號2025/7/23雙穩(wěn)電路互鎖消除開關(guān)抖動SWUOHGND懸空上觸點開UOL抖動SW_LUOHGNDUOL下觸點合DSWHLSW開關(guān)閉合DSWSW_L11174LS373功能表OE_LLEDQH××Hiz(高阻)LL×保持LHLLLHHHLEAD0~7DataDataAddrAddrA0~7AddrAddrAddrLEAD0~7A0~7Q32D1111ENC14576891312141517161819DQClkQDQClkQDQClkQDQClkQDIN[3:0]WRDOUT[3:0]RD8位D鎖存器的Verilog語言描述：modulelatch_d8(le,oe,d,q);inputle,oe;input[7:0]d;outputreg[7:0]q;always@(*)beginif(oe)q<=8'bz;elseif(le)q<=d;elseq<=q;

endendmodule216.2觸發(fā)器鎖存器局限性：時鐘有效電平期間，輸出隨輸入改變而變化抗干擾能力下降，輸入信號上的干擾會傳遞到輸出限制了鎖存器的使用，如鎖存器不能用于計數(shù)器、移位寄存器等觸發(fā)器：輸出由時鐘沿時刻的輸入決定。抗干擾能力強分類功能分類：S-R觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器和T’觸發(fā)器電路結(jié)構(gòu)分類：主從結(jié)構(gòu)觸發(fā)器、維持阻塞觸發(fā)器、傳輸延遲型觸發(fā)器觸發(fā)方式分類：上升沿觸發(fā)器，下降沿觸發(fā)器其他：帶使能端觸發(fā)器，掃描觸發(fā)器2025/7/23226.2.1D觸發(fā)器CLK=0時，主鎖存器輸出QM隨輸入信號D的變化而變化，而從鎖存器處于鎖存的狀態(tài)，輸出Q保持不變CLK=1時，主鎖存器處于鎖存狀態(tài)，并將CLK上升沿時刻的D輸入信號鎖存到QM；從鎖存器接收主鎖存器QM的信號，由于這期間QM被主鎖存器鎖存不變，因此從鎖存器的輸出Q也保持與QM一致Q取決于時鐘CLK上升沿時刻的D輸入邏輯值特性方程：Qn+1=D，CLK↑2025/7/231DDQ’QCLKC1DDCDQ’QCCLK主鎖存器從鎖存器QM111DDQ’QC1SRSD_LRD_L同步輸入，異步輸入DCLKQQ’001110X0HoldX0Hold功能表23ENENQ’QCLKC11DD主從D觸發(fā)器波形2025/7/23DQCQDQCQQQ’DCLKQmDCLKQQm24DCLKQD

latchD

filp-flop——邊沿有效——電平有效DCLKQ2025/7/2325維持阻塞結(jié)構(gòu)D觸發(fā)器CLK為0時，G3和G4為1，Q和Q’保持。G3和G4輸出1分別使得G5和G6處于開通狀態(tài)。G6的輸出為D’，G5的輸出為DCLK上升沿↑后，即CLK變成了高電平若此前D=0，則G3為1，G4為0，輸出Q為0，Q’為1。同時G4輸出0反饋到G6輸入，即使D變化為1，G6輸出仍然維持為1，可見D輸入維持不變的時間要求很短若此前D=1，G3為0，G4為1，輸出Q為1，Q’為0。G3輸出的0封鎖G4和G5，即輸入D不起作用，D輸入維持不變的時間要求很短上升沿時刻，輸入D建立了觸發(fā)器Q和Q’。之后D無論怎么變化，Q都不變2025/7/23QQ’CLKDG1G2G3G6G5G4置1維持線置0維持線置0阻塞線置1阻塞線&&&&&&CLK為高電平1時，上述分析已知D為0時，G3為1，G4為0，并由置0維持線維持G4的0而對D無要求，而仍然保持Q為0，同時Q’為1D為1時，G3為0，G4為1，G6為0，并由置1維持線通過G5,G3保持0，而使得Q為1，同時Q’為0

CLK為下降沿↓時，即CLK為0，使G3和G4為1，G1和G2基本S-R保持，即Q和Q’保持不變26D觸發(fā)器動態(tài)參數(shù)建立時間tsetup：數(shù)據(jù)信號D在時鐘CLK上升沿到來之前，應(yīng)該穩(wěn)定存在的最小時間。保持時間thold：數(shù)據(jù)信號D在時鐘CLK上升沿之后，需維持不變的最小時間2025/7/23CLKDQtsetuptholdtCQtCQ時鐘觸發(fā)沿到觸發(fā)器輸出的延遲時間tCQ：時鐘信號上升沿至觸發(fā)器輸出端建立穩(wěn)定狀態(tài)所需要的時間。觸發(fā)脈寬tw：保證穩(wěn)定正常觸發(fā)，所要求時鐘信號的最小寬度74LS74觸發(fā)器參數(shù)表參數(shù)數(shù)值單位時鐘CLK最高頻率fMAX25MHz時鐘脈沖CLK最小寬度高電平tH25ns低電平tL15ns復(fù)位RD_L，置位SD_L的低電平最小寬度tL25ns最小建立時間tsetup20↑ns最小保持時間thold5↑ns時鐘沿到Q(或Q’)端的最大傳輸延時tPLH(CLK

Q)或tPLH(CLK

Q’)25↑nstPHL(CLK

Q)或tPHL(CLK

Q’)40↑ns異步復(fù)位下降沿到Q端的最大傳輸延時tPHL(RD_L

Q)40ns異步復(fù)位下降沿到Q’端的最大傳輸延時tPLH(RD_L

Q’)25ns異步置位下降沿到Q端的最大傳輸延時tPLH(SD_L

Q)25ns異步置位下降沿到Q’端的最大傳輸延時tPHL(SD_L

Q’)40ns注：↑表示以時鐘上升沿為參考邊沿27傳輸延遲與亞穩(wěn)態(tài)2025/7/23tpLH(CQ)

tpHL(CQ)

tsetup建立時間thold保持時間DCLKQ28D觸發(fā)器的Verilog描述2025/7/23D觸發(fā)器的Verilog語言描述代碼如下：moduleDff(CLK,D,Q);inputCLK,D;outputregQ;always@(posedgeCLK)//上升沿觸發(fā)Q<=D;endmodule帶有低電平有效異步置位和復(fù)位端的D觸發(fā)器Verilog語言描述代碼如下：moduleDff_sr(CLK,Set,Reset,D,Q);inputCLK,Set,Reset,D;outputregQ;always@(posedgeCLK,negedgeSet,negedgeReset)if(Set==0)Q<=1;elseif(Reset==0)Q<=0;elseQ<=D;endmodule同時輸出Q和Q’的D觸發(fā)器Verilog語言描述如下：moduleDffQN1(CLK,D,Q,QN);inputCLK,D;outputregQ,QN;always@(posedgeCLK)Q<=D;always@(Q)QN<=!Q;endmodulemoduleDffQN2(CLK,D,Q,QN);inputCLK,D;outputregQ,QN;always@(posedgeCLK)beginQ<=D;QN<=!D;endendmodule該代碼看似更簡潔，但綜合工具會將其綜合為2個獨立的D觸發(fā)器，一個觸發(fā)器的輸出是Q，而另外一個觸發(fā)器的輸出是QN。296.2.2其他功能-JK觸發(fā)器JK觸發(fā)器特性方程：Qn+1=J?Qn’+K’?Qn,CLK↓2025/7/2301J=×,K=1J=0K=×J=1,K=×J=×K=01JJQ’QCLKC11KKJK觸發(fā)器特性表JKQnQn+1功能JKQnQn+1功能0000保持1001置1001110110100清01101翻轉(zhuǎn)01101110000111100100011110QnJK具有異步置位和復(fù)位的JK觸發(fā)器的Verilog語言描述如下：moduleJKff_rs(CLK,J,K,Set,Reset,Q);inputCLK,J,K,Set,Reset;outputregQ;always@(posedgeCLK,negedgeSet,negedgeReset)beginif(!Reset)Q<=1'b0;elseif(!Set)Q<=1'b1;elsebegincase({J,K})2'b00:Q<=Q;2'b01:Q<=1'b0;2'b10:Q<=1'b1;2'b11:Q<=~Q;default:Q<=1'bx;endcaseendendendmodule306.2.2其他功能-T觸發(fā)器T觸發(fā)器的特性方程：Qn+1=T⊕Qn,CLK↓2025/7/2301T=1T=0T=1T=01TTQ’QCLKC1T觸發(fā)器特性表TQnQn+1功能TQnQn+1功能000保持101翻轉(zhuǎn)011110當(dāng)T＝1，觸發(fā)器的特征方程為：Qn+1

=Qn’

（也稱為T’觸發(fā)器）T，T’不是獨立結(jié)構(gòu)類型的觸發(fā)器，由其他觸發(fā)器功能轉(zhuǎn)換而來目前D觸發(fā)器最常用316.2.2其他功能-掃描觸發(fā)器TE選擇端為0時，即D觸發(fā)器功能；TE選擇端為1時，即測試模式，測試向量由TI加載2025/7/231DDQ’QC1TETICLK1DQ’QC1G1G2TED&&≥1CLKTI掃描觸發(fā)器功能表TETIDCLKQnQn+10×0↑×00×1↑×110×↑×011×↑×1×××除↑外00×××除↑外11326.3時序邏輯電路分析摩爾(MOOR)型時序電路：電路輸出只與觸發(fā)器狀態(tài)有關(guān)彌勒（MEALY）型時序電路：電路輸出不僅與觸發(fā)器狀態(tài)有關(guān)，還與電路輸入有直接關(guān)系2025/7/23激勵邏輯電路輸出邏輯電路觸發(fā)器輸入X狀態(tài)Q激勵Z輸出YCLK(a)摩爾(MOOR)型時序電路模型激勵邏輯電路輸出邏輯電路觸發(fā)器

輸入X狀態(tài)Q激勵Z輸出YCLK(b)彌勒(MEALY)型時序電路模型激勵（或驅(qū)動）邏輯函數(shù)表達(dá)式為：Z=F1(X,Qn)狀態(tài)轉(zhuǎn)移邏輯函數(shù)表達(dá)式為：Qn+1=F2(Z,Qn)輸出邏輯函數(shù)表達(dá)式為：Y=F3(Qn)orY=F3(X,Qn)336.3.2時序邏輯電路分析時序邏輯電路分析步驟：分析電路連接關(guān)系、信號流向，確定電路的輸入變量、輸出函數(shù)。識別電路中觸發(fā)器類型，寫出觸發(fā)器特性方程，并標(biāo)注其觸發(fā)條件。分析激勵電路結(jié)構(gòu)，寫出各激勵邏輯函數(shù)表達(dá)式。將激勵邏輯函數(shù)表達(dá)式代入到觸發(fā)器特性方程，得到各個觸發(fā)器的狀態(tài)轉(zhuǎn)移邏輯函數(shù)表達(dá)式，即各個觸發(fā)器的次態(tài)Qin+1邏輯函數(shù)表達(dá)式，并標(biāo)注觸發(fā)條件。分析電路的輸出部分結(jié)構(gòu)，寫出輸出邏輯函數(shù)表達(dá)式。構(gòu)造狀態(tài)轉(zhuǎn)移表，分析確定初始狀態(tài)，由狀態(tài)轉(zhuǎn)移邏輯函數(shù)表達(dá)式和輸出邏輯函數(shù)表達(dá)式依次推算次態(tài)和輸出，直至全部狀態(tài)推出為止。給狀態(tài)分配符號，由狀態(tài)轉(zhuǎn)移表畫狀態(tài)轉(zhuǎn)移圖，并標(biāo)注激勵和輸出。根據(jù)需求和可能性，構(gòu)建時序波形圖。歸納時序邏輯電路的功能2025/7/2334時序邏輯電路分析舉例1分析電路。X為輸入，Y為輸出。輸出Y與輸入X有直接關(guān)系，為彌勒型電路2025/7/231DQ0’Q0C11DQ1’Q1C1CLKXY&&&1D觸發(fā)器特性方程：Qin+1=Di，CLK↑,i=0,1激勵邏輯函數(shù)表達(dá)式：D0=X?Q1n’D1=X’?Q0n激勵表達(dá)式代入特性方程，得狀態(tài)轉(zhuǎn)移表達(dá)式：Q0n+1=X?Q1n’，Q1n+1=X’?Q0n，CLK↑輸出邏輯函數(shù)表達(dá)式：Y=X?Q1n求狀態(tài)轉(zhuǎn)移表：輸入和現(xiàn)態(tài)的所有組合

求次態(tài),輸出一維狀態(tài)轉(zhuǎn)移表輸入現(xiàn)態(tài)次態(tài)輸出XQ1nQ0nQ1n+1Q0n+1Y00000000110001000001110010001010101011000111100135Q0n+1=0?0’=0,Q1n+1=0’?0=0,Y=0?0=0Q0n+1=0?0’=0,Q1n+1=0’?1=1,Y=0?0=0輸入與現(xiàn)態(tài)的取值組合Q0n+1=0?1’=0,Q1n+1=0’?0=0,Y=0?1=0代入變量取值，簡化表達(dá)式X=0

Q0n+1=0，Q1n+1=Q0n，Y=0X=1

Q0n+1=Q1n’，Q1n+1=0，Y=Q1n時序邏輯電路分析舉例12025/7/231DQ0’Q0C11DQ1’Q1C1CLKXY&&&1一維狀態(tài)轉(zhuǎn)移表輸入現(xiàn)態(tài)次態(tài)輸出XQ1nQ0nQ1n+1Q0n+1Y000000001100010000011100100010101010110001111001二維狀態(tài)轉(zhuǎn)移表現(xiàn)態(tài)Q1nQ0n輸入X010000,001,00110,001,01000,000,11110,000,1次態(tài),輸出Q1n+1Q0n+1,Y狀態(tài)表現(xiàn)態(tài)Sn輸入X01AA,0B,0BC,0B,0CA,0A,1DC,0A,1次態(tài),輸出Sn+1,Y將00、01、10、11分別用A、B、C、D表示00011011Q1Q0X/Y0/01/01/01/10/00/00/01/1串行數(shù)字序列101檢測器36狀態(tài)轉(zhuǎn)移表的其他形式狀態(tài)轉(zhuǎn)移圖ABCDSX/Y0/01/01/01/10/00/00/01/1時序邏輯電路分析舉例12025/7/2337時序波形圖XQ0YQ1CLK一維狀態(tài)轉(zhuǎn)移表輸入現(xiàn)態(tài)次態(tài)輸出XQ1nQ0nQ1n+1Q0n+1Y000000001100010000011100100010101010110001111001分析舉例2A為輸入，Y為輸出，同步電路D特性方程：Qin+1=Di，CLK↑,i=1,2激勵表達(dá)式：D1=Q1n’，D2=A

Q1n

Q2n狀態(tài)轉(zhuǎn)移表達(dá)式：Q1n+1=Q1n’，CP↑；Q2n+1=A

Q1n

Q2n，CP↑輸出邏輯函數(shù)表達(dá)式：Y=A’·Q2n·Q1n

+A·Q2n’·Q1n’功能描述：可逆計數(shù)器A=0加法，A=1減法2025/7/23AQ2n

Q1n0

000010

100

111

001

01110111Q2n+1

Q1n+1

Y0

101

001100

0

11

110

0

00

1

01

0

0S00011011A0101,010,011,000,111,100,001,010,0Q2n+1Q1n+1,YQ2nQ1n狀態(tài)轉(zhuǎn)移表38分析舉例3無輸入，計數(shù)型電路觸發(fā)器特性方程：Qin+1=Ji?Qin’+Ki’?Qin,CLK↓,i=0,1,2激勵邏輯函數(shù)表達(dá)式：J0=(Q1n?Q2n)’,K0=1；J1=Q0n,K1=(Q0n’?Q2n’)’；J2=Q0n?Q1n,K2=Q1n狀態(tài)轉(zhuǎn)移表達(dá)式：Q0n+1=(Q1n?Q2n)’?Q0n’+1’?Q0n=(Q0n+Q1n?Q2n)’,CLK↓Q1n+1=Q0n?Q1n’+(Q0n’?Q2n’)’’?Q1n=Q0n?Q1n’+Q0n’?Q1n?Q2n’,CLK↓Q2n+1=Q0n?Q1n?Q2n’+Q1n’?Q2n,CLK↓輸出邏輯函數(shù)函數(shù)表達(dá)式：Y=(Q1n?Q2n)’’=Q1n?Q2n2025/7/23CLKY1JQ2’Q2C11K1JQ0’Q0C11K1JQ1’Q1C11K“1”&&&1狀態(tài)轉(zhuǎn)移表Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y00000100010100010011001110001001010101110011000011110001000,0Q2Q1Q0,Y001,0010,0011,0100,0101,0110,1111,1七進制遞增計數(shù)器39時序波形圖2025/7/23狀態(tài)轉(zhuǎn)移表Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y00000100010100010011001110001001010101110011000011110001Q0YQ2Q140CLK異步時序邏輯電路分析舉例4分析方法類似，但每個觸發(fā)器都需標(biāo)注時鐘特性方程：Qin+1=Ji?Qin’+Ki’?Qin,CLK↓,i=0,1

Q2n+1=J2?Q2n’+K2’?Q2n,Q1↓激勵表達(dá)式：J0=(Q1n?Q2n)’,K0=1；J1=Q0n,K1=(Q0n’?Q2n’)’；J2=1,K2=1狀態(tài)轉(zhuǎn)移表達(dá)式：Q0n+1=(Q1n?Q2n)’?Q0n’+1’?Q0n=(Q0n+Q1n?Q2n)’,CLK↓Q1n+1=Q0n?Q1n’+(Q0n’?Q2n’)’’?Q1n=Q0n?Q1n’+Q0n’?Q1n?Q2n’,CLK↓Q2n+1=1?Q2n’+1’?Q2n=Q2n’,Q1↓輸出表達(dá)式：Y=(Q1n?Q2n)’’=Q1n?Q2n7進制遞增計數(shù)器2025/7/23CLKY1JQ2’Q2C11K1JQ0’Q0C11K1JQ1’Q1C11K“1”“1”“1”FF0FF1FF21&&狀態(tài)轉(zhuǎn)移表Q2nQ1nQ0nQ1n→Q1n+1Q2n+1Q1n+1Q0n+1Y00000010001↑010001010110011↓100010001010101↑1100110↓0001111↓0001123CP4567Q2Q1Q0416.4同步時序邏輯電路設(shè)計分析問題描述和設(shè)計需求，確定“記憶”的狀態(tài)數(shù)和狀態(tài)之間的轉(zhuǎn)移關(guān)系，畫出原始狀態(tài)轉(zhuǎn)移表/原始狀態(tài)轉(zhuǎn)換圖等價狀態(tài)合并狀態(tài)編碼與狀態(tài)分配觸發(fā)器選擇求輸出表達(dá)式，求激勵表達(dá)式檢查能否自啟動，若不能，修改設(shè)計畫電路圖2025/7/23設(shè)計需求原始狀態(tài)轉(zhuǎn)換表原始狀態(tài)轉(zhuǎn)換圖等價狀態(tài)合并最簡化狀態(tài)轉(zhuǎn)換表狀態(tài)編碼與分配編碼形式的狀態(tài)轉(zhuǎn)換表輸出邏輯函數(shù)表達(dá)式觸發(fā)器選擇觸發(fā)器激勵函數(shù)邏輯電路圖優(yōu)化無效狀態(tài)的處理能自啟動？YN426.4.2等價狀態(tài)與狀態(tài)分配完全確定的時序電路：對于輸入變量取值的所有組合都唯一地確定了該時刻的輸出和次態(tài)不完全確定的時序邏輯電路：若時序電路的狀態(tài)轉(zhuǎn)換表中，包含不確定的輸出或不確定的次態(tài)狀態(tài)等價的2個條件對于全部輸入變量的所有取值組合，兩個狀態(tài)對應(yīng)的輸出分別一一對應(yīng)相同對于全部輸入變量的所有取值組合，兩個狀態(tài)的轉(zhuǎn)移效果完全相同次態(tài)對應(yīng)相同次態(tài)的次態(tài)對應(yīng)相同次態(tài)與次態(tài)的次態(tài)互為隱含相同2025/7/2343原始轉(zhuǎn)換狀態(tài)化簡原始狀態(tài)蘊含表：狀態(tài)數(shù)-1，不等價x，等價√，待定的列出2025/7/23例6-4原始狀態(tài)表現(xiàn)態(tài)Sin輸入X01S1S7,0S1,0S2S7,0S1,0S3S1,0S5,1S4S2,0S6,1S5S7,0S3,1S6S7,0S2,1S7S1,0S7,0次態(tài),輸出Sin+1,YS2√

S3××

S4××(1,2)(5,6)

S5××1,7(2,7)(6,3)

S6××(1,7)(5,2)(2,7)(6,2)3,2

S7√1,7××××

S1S2S3S4S5S6原始狀態(tài)蘊含表S2√

S3××

S4×××

S5××1,7×

S6×××××

S7√1,7××××

S1S2S3S4S5S6關(guān)聯(lián)比較后的蘊含表S2√

S3××

S4×××

S5××√×

S6×××××

S7√√××××

S1S2S3S4S5S6最終蘊含表S1和S7、S1和S2、S2和S7、S3和S5是等價狀態(tài)對S1、S2和S7是最大等價類。S3和S5也是最大等價類化簡后狀態(tài)表現(xiàn)態(tài)Sin輸入X01AA,0A,0BA,0B,1CA,0D,1DA,0A,1次態(tài),輸出Sin+1,YA表示(S1,S2,S7)B表示(S3,S5)C表示(S4)；D表示(S6)關(guān)聯(lián)比較446.4.3同步時序邏輯電路設(shè)計舉例設(shè)計一個可變模值的同步計數(shù)器電路，當(dāng)模選擇信號M=0時，實現(xiàn)模7計數(shù)，當(dāng)M=1時，實現(xiàn)模5計數(shù)解：原始狀態(tài)轉(zhuǎn)換圖

等價狀態(tài)合并

狀態(tài)編碼令S0=000、S1=001、S2=011、S3=110、S4=101、S5=010、S6=100求狀態(tài)轉(zhuǎn)移方程和輸出方程2025/7/23S01/0S11/0S20/0S31/1S40/0S50/0S61/00/1M/Y0/00/01/00/0狀態(tài)轉(zhuǎn)移表現(xiàn)態(tài)Q2nQ1nQ0n輸入M01000001,0001,0001011,0011,0011110,0110,0110101,0100,0101010,0×××,×010100,0×××,×100000,1000,1111×××,××××,×次態(tài),輸出Q2n+1Q1n+1Q0n+1,Y

Q1nQ0nMQ2n

11

×1

××1

1×0001111000011110Q2n+1

Q1nQ0nMQ2n11

1×

××

11×0001111000011110Q1n+11Q1nQ0nMQ2n1

×1

××

11

×0001111000011110Q0n+1

Q1nQ0nMQ2n

1

×

1××

×0001111000011110Q2n+1=Q1nQ1n+1=Q0nQ0n+1=Q2n’?Q1n’+M’?Q2n?Q1nY=Q2n?Q1n’?Q0n’45設(shè)計舉例檢查自啟動M=1時，未定義狀態(tài)和未使用狀態(tài)的轉(zhuǎn)移關(guān)系不會影響電路的自啟動M=0時，現(xiàn)態(tài)為未定義的狀態(tài)111時，次態(tài)還是111。電路不能自啟動將Q0n+1卡諾圖的最小項m7的約束關(guān)系“×”改為“0”Q0n+1=Q2n’?Q1n’+M’?Q2n?Q1n?Q0n’選擇D觸發(fā)器，求激勵D2=Q1n,CLK↑D1=Q0n,CLK↑D0=Q2n’?Q1n’+M’?Q2n?Q1n?Q0n’,CLK↑畫電路圖2025/7/23111M/0/1111111/110(S3)101(S4)1/010(S5)010(S5)1/100(S6)1Q1nQ0nMQ2n1

×1

××

11

×0001111000011110Q0n+11/0能自啟動的狀態(tài)轉(zhuǎn)移圖1/00/01/10/00/01/00/1M/Y0/00/01/00/0S1001S2011S3110S4101S5010S6100S7111S00000/01/01/01/0S4101S5010Q2n+1=Q1nQ1n+1=Q0nQ0n+1=Q2n’?Q1n’+M’?Q2n?Q1nY=Q2n?Q1n’?Q0n’46

Q1nQ0nMQ2n

11

×1

××1

1×0001111000011110Q2n+1

Q1nQ0nMQ2n11

1×

××

11×0001111000011110Q1n+11DQ2’Q2C11DQ1’Q1C11DQ0’Q0C1CLKMY用D觸發(fā)器實現(xiàn)的電路圖&≥1&1&設(shè)計1101串行序列檢測器電路串行序列檢測方法，如011101011101101001…右邊的位是新輸入的分段檢測法：左往右每4位為一組滑動窗口檢測法：對新輸入的1位以及相鄰的m-1個位進行判斷滑動窗口歸零法：檢查到要求的序列，從新的輸入位開始累夠位數(shù)并判斷分段檢測法的原始狀態(tài)轉(zhuǎn)移圖2025/7/23011101011101101001…000000000001000000…011101011101101001…000001000001001000…000001000001000000…011101011101101001…S7S8S9S10S11S12S13S14S3S4S6S5S1S0S2序列分段檢測法原始狀態(tài)轉(zhuǎn)移圖0/01/00/01/00/01/00/01/00/01/00/01/00/01/0X/Y0/01/00/01/00/01/00/01/00/01/00/01/00/01/10/01/0S00/0序列分段檢測法化簡后的原始狀態(tài)轉(zhuǎn)移圖S1×/0S3×/0S71/0S130/0S60/0S21/01/10/01/0×/0X/Y等價狀態(tài)合并47S7、S8、S9、S10、S11、S12、S14等價S3、S4、S5也等價設(shè)計1101串行序列檢測器電路滑動窗口序列檢測法的原始狀態(tài)轉(zhuǎn)移圖2025/7/23S01/0S11/0S30/00/00/0S41/0S21/01/10/00/0X/YS0S0S11/00/0X/YS0S1S21/00/0S3S2S21/00/0S0S3S41/10/0S0S4S21/00/0S01/0滑動窗口序列檢測的簡化狀態(tài)轉(zhuǎn)移圖S11/0S30/00/00/0S21/01/10/0X/YS01/0滑動窗口歸零序列檢測的原始狀態(tài)轉(zhuǎn)移圖S11/0S30/00/00/0S21/01/10/0X/Y48等價狀態(tài)判斷與合并S1和狀態(tài)S4等價設(shè)計1101串行序列檢測器電路滑動窗口檢測法。四個狀態(tài)2位編碼，即S0=00，S1=01，S2=10，S3=11。

狀態(tài)轉(zhuǎn)移和輸出方程Q1n+1=Q1n?Q0n’+X?Q1n’?Q0nQ0n+1=X’?Q1n?Q0n’+X?Q1n’?Q0n’+X?Q1n?Q0nY=X?Q1n?Q0n若狀態(tài)編碼S0=00，S1=01，S2=11，S3=10Q1n+1=Q1n?Q0n+X?Q0nQ0n+1=XY=X?Q1n?Q0n’沒有冗余編碼，即不存在無效狀態(tài)，電路能自啟動2025/7/23狀態(tài)轉(zhuǎn)移表現(xiàn)態(tài)Q1nQ0n輸入X010000,001,00100,010,01011,010,01100,001,1次態(tài),輸出Q1n+1Q0n+1,Y狀態(tài)轉(zhuǎn)移表現(xiàn)態(tài)Q1nQ0n輸入X010000,001,00100,011,01110,011,01000,001,1次態(tài),輸出Q1n+1Q0n+1,Y1DQ1’Q1C11DQ0’Q0C1CLKXY用D觸發(fā)器實現(xiàn)的電路圖&≥1&S01/0滑動窗口序列檢測的簡化狀態(tài)轉(zhuǎn)移圖S11/0S30/00/00/0S21/01/10/0X/Y49Q0n+1Q1nQ0nX

1

1

10001111001Q1nQ0nX

1

110001111001Q1n+1Q0n+1Q1nQ0nX

1

1

110001111001Q1nQ0nX1

110001111001Q1n+1設(shè)計串行余3碼轉(zhuǎn)BCD碼的米利型電路串行輸入：要求電路能記憶每一位輸入后的狀態(tài)碼字規(guī)律分析從高位看，余3碼高位為1時（5~9的碼字），相應(yīng)的BCD碼高位有0（5~7的碼字），也有1（8~9的碼字）——無區(qū)分，不適用2025/7/2350數(shù)值余3碼BCD碼000110000101000001201010010301100011401110100510000101610010110710100111810111000911001001分組數(shù)值余3碼BCD碼第一組000110000201010010401110100610010110810111000第二組101000001301100011510000101710100111911001001數(shù)值余3碼BCD碼000110000101000001201010010301100011401110100510000101610010110710100111810111000911001001從低位看，具有區(qū)分度第一輪分組，從余3碼最低位看余3碼最低位與相應(yīng)字符的BCD碼最低位剛好相反按余3碼最低位為0/1將碼字分為二組設(shè)計串行余3碼轉(zhuǎn)BCD碼的米利型電路第二輪分組，從余3碼次低位看第一組次低位為1（且對應(yīng)的BCD碼位都為0）的分為第1組，次低位為0（且對應(yīng)的BCD碼位都為1）的分為第2組第二組次低位為0的分為第3組，次低位為1的分為第4組第三輪分組，從余3碼次高位看，分為捌組2025/7/2351分組數(shù)值余3碼BCD碼第一組000110000201010010401110100610010110810111000第二組101000001301100011510000101710100111911001001分組數(shù)值余3碼BCD碼第1組000110000401110100810111000第2組201010010610010110第3組101000001510000101911001001第4組301100011710100111分組數(shù)值余3碼BCD碼第1組000110000401110100810111000第2組201010010610010110第3組101000001510000101911001001第4組301100011710100111分組數(shù)值余3碼BCD碼第A組000110000810111000第B組401110100第C組201010010第D組610010110第E組101000001911001001第F組510000101第G組301100011第H組710100111各個碼字從低位開始，均可區(qū)分設(shè)計串行余3碼轉(zhuǎn)BCD碼的米利型電路采用低位先入，得狀態(tài)轉(zhuǎn)移圖等價狀態(tài)分析合并，得最簡狀態(tài)轉(zhuǎn)移圖狀態(tài)S7、S9和S11等價。狀態(tài)S8和S13等價。狀態(tài)S10、S12和S14等價。狀態(tài)S4和S5等價9個狀態(tài)，4位編碼，狀態(tài)分配S0=0000，S1=0001，S2=1000，S3=0011，S4=1001，S6=1010，S7=1111，S8=0010，S10=10112025/7/2352S7S8S9S10S11S12S13S14S3S4S6S5S1S0S20/101/000/001/100/101/000/101/000/101/000/001/100/101/00X/BZ0/×11/000/001/100/×11/000/001/×10/×11/000/001/×10/001/100/001/×1S7S8S10S3S4S6S1S0S20/101/000/001/100/101/001/000/100/001/100/101/00X/BZ0/×11/000/000/001/101/×1X:余3碼B:BCD碼Z:碼字合規(guī)高位低位設(shè)計串行余3碼轉(zhuǎn)BCD碼的米利型電路9個狀態(tài)，4位編碼，狀態(tài)分配S0=0000，S1=0001，S2=1000，S3=0011，S4=1001，S6=1010，S7=1111，S8=0010，S10=1011未用編碼0100、0101、0110、0111、1100、1101，1110X：余3碼輸入位，B：BCD碼輸出位，Z：合規(guī)碼字2025/7/2353現(xiàn)態(tài)Q3nQ2nQ1nQ0n輸入X0100000001,101000,0000010011,001001,1010001001,101010,0000111111,100010,0010011111,101011,0010101110,001011,1011110000,×10000,0000100000,000000,1010110000,000000,×1次態(tài),輸出Q3n+1Q2n+1Q1n+1Q0n+1,BZS7S8S10S3S4S6S1S0S20/101/000/001/100/101/001/000/100/001/100/101/00X/BZ0/×11/000/000/001/101/×1由狀態(tài)轉(zhuǎn)移表

畫卡諾圖

寫最簡表達(dá)式

檢查自啟動

修改表達(dá)式

求激勵表達(dá)式

畫電路圖時序電路（有限狀態(tài)機，F(xiàn)SM）的Verilog描述狀態(tài)分析S0──沒有輸入1;0S1──輸入1個1;1S2──連續(xù)輸入2個1;11S3──連續(xù)輸入3個1;111S4──連續(xù)輸入4個或4個以上個1;1111S3與S4等價，可合并定義:S000、S101、S211、S3

102025/7/2354串行序列檢測，連續(xù)輸入4個或以上1時,輸出1，否則輸出0連續(xù)輸入4個或以上1，輸出為1modulestat(x,z,clk,rst);inputx,clk,rst;outputz;reg[1:0]state;wirez;parameterS0=‘b00,S1=’b01,S2=‘b11,S3=’b10;//狀態(tài)定義

assignz=(state==S3&&x==1)?1:0;always@(posedgeclkornegedgerst)

if(!rst)

state<=S0;

elsecase(state)

S0:if(x==1)

state<=S1;

elsestate<=S0;

S1:if(x==1)state<=S2;

elsestate<=S0;

S2:if(x==1)

state<=S3;

elsestate<=S0;

S3:if(x==1)

state<=S3;

elsestate<=S0;

default:state<=S0;

endcaseendmodule2025/7/23553狀態(tài)計數(shù)電路描述moduledivideby3FSM(inputclk,inputreset,outputq);reg[1:0]state,nextstate;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;//stateregisteralways@(posedgeclk,posedgereset)if(reset)state<=S0;elsestate<=nextstate;//nextstatelogicalways@(*)case(state)S0:nextstate=S1;S1:nextstate=S2;S2:nextstate=S0;default:nextstate=S0;endcase

//outputlogicassignq=(state==S0);endmodule2025/7/2356Verilog的FSM描述風(fēng)格用Verilog語言描述有限狀態(tài)機可使用多種風(fēng)格，不同的風(fēng)格會極大地影響電路性能。通常有3種描述方式：單always塊：組合邏輯和時序邏輯用同一個過程always塊描述，寄存器輸出，無毛刺。但會產(chǎn)生多余的觸發(fā)器，代碼難于修改和調(diào)試，應(yīng)盡量避免雙always塊：大多用于描述Mealy狀態(tài)機和組合輸出的Moore狀態(tài)機，一個過程always塊描述當(dāng)前時序狀態(tài)，另一always塊描述激勵的組合邏輯并給輸出賦值。結(jié)構(gòu)清晰，綜合后的面積和時間性能好。但組合邏輯輸出往往會有毛刺，若輸出向量用作時鐘信號，這些毛刺會對電路產(chǎn)生致命的影響三always塊：大多用于同步Mealy狀態(tài)機，兩個時序always塊分別用來描述現(xiàn)態(tài)邏輯和對輸出賦值，另一always塊用于產(chǎn)生激勵的組合邏輯。這種方式的狀態(tài)機也是寄存器輸出，輸出無毛刺，并且代碼比單always塊清晰易讀，但是面積大于雙always塊。隨著芯片資源和速度的提高，目前這種方式得到了廣泛應(yīng)用設(shè)計復(fù)雜時，可分為更多個always塊2025/7/2357Verilog三段式狀態(tài)機描述時序電路的狀態(tài)是一個狀態(tài)變量集合，這些狀態(tài)變量在任意時刻的值都包含了為確定電路的未來行為而必需考慮的所有歷史信息。三段式建模描述FSM的狀態(tài)機輸出時，只需指定case敏感表為次態(tài)寄存器，然后直接在每個次態(tài)的case分支中描述該狀態(tài)的輸出即可，不用考慮狀態(tài)轉(zhuǎn)移條件。三段式描述方法雖然代碼結(jié)構(gòu)復(fù)雜了一些，但是換來的優(yōu)勢是：使FSM做到了同步寄存器輸出，消除了組合邏輯輸出的不穩(wěn)定與毛刺的隱患，而且更利于時序路徑分組，一般來說在FPGA/CPLD等可編程邏輯器件上的綜合與布局布線效果更佳。2025/7/2358三段式狀態(tài)機描述示列//第一個進程，同步時序always模塊