第3章門電路與數(shù)字集成電路8學(xué)時(shí)2025/7/231學(xué)習(xí)目標(biāo)與內(nèi)容學(xué)習(xí)目標(biāo)了解數(shù)字IC的特點(diǎn)和重要性理解實(shí)現(xiàn)邏輯功能的門電路結(jié)構(gòu)及其工作原理理解特殊功能的門電路結(jié)構(gòu)理解數(shù)字電路的電氣參數(shù)，閱讀并理解芯片數(shù)據(jù)手冊(cè)(datasheet)理解電路可編程原理熟悉并使用可編程邏輯器件學(xué)習(xí)內(nèi)容數(shù)字集成電路的類型及其特點(diǎn)邏輯電平與邏輯約定基本邏輯門的電路結(jié)構(gòu)特殊功能的門電路結(jié)構(gòu)及原理器件電氣參數(shù)輸入/輸出的電壓和電流器件延時(shí)功耗電路可編程的原理及其實(shí)現(xiàn)方法可編程邏輯器件及其應(yīng)用2025/7/232數(shù)字集成電路概述集成電路模擬集成電路數(shù)字集成電路模/數(shù)混合射頻集成電路集成電路硅基GaAs…集成規(guī)模：SSI,MSI,LSI,VLSI,ULSI,GSI2025/7/233硅基數(shù)字集成電路BiMOSMOSECL/CMLTTLI2LNMOSPMOSCMOSLSALS/ASSFSTLISL雙極標(biāo)準(zhǔn)邏輯集成電路可編程集成電路專用集成電路集成電路芯片2025/7/234標(biāo)準(zhǔn)邏輯芯片專用芯片可編程芯片晶圓芯片封裝結(jié)構(gòu)DIPPLCCBGAQFP…芯片設(shè)計(jì)工具，光刻機(jī)…核心技術(shù)國產(chǎn)化的重要性！數(shù)字集成電路參數(shù)優(yōu)點(diǎn)：抗干擾能力強(qiáng)，穩(wěn)定性好易于超大規(guī)模集成，構(gòu)成復(fù)雜芯片精度高，處理能力強(qiáng)便于記錄和存儲(chǔ)易于小型化和集成化低功耗…2025/7/235TTL的2輸入與非門不同工藝系列的電路特性參數(shù)（單位）符號(hào)74S74LS74AS74ALS74F最大傳輸延遲(ns)tPD391.743單個(gè)門的功耗(mW)

19281.24速度-功耗積(pJ)

571813.64.812低電平輸入電壓(V)UILMAX0.80.80.80.80.8低電平輸出電壓(V)UOLMAX0.50.50.50.50.5高電平輸入電壓(V)UIHmin2.02.02.02.02.0高電平輸出電壓(V)UOHmin2.72.72.72.72.7低電平輸入電流(mA)IILMAX-2.0-0.4-0.5-0.2-0.6低電平輸出電流(mA)IOLMAX20820820高電平輸入電流(μA)IIHMAX5020202020高電平輸出電流(μA)IOHMAX-1000-400-2000-400-10003.2CMOS門電路邏輯約定：電壓范圍與0/1的對(duì)應(yīng)關(guān)系器件類型不同（CMOS,TTL等），0/1對(duì)應(yīng)的電壓范圍不同電源電壓不同（5V，3.3V,1.8V），0/1對(duì)應(yīng)的電壓范圍不同輸入、輸出，0/1對(duì)應(yīng)的電壓范圍也不同2025/7/236邏輯1（高電平）

邏輯0（低電平）未定義邏輯電平(過渡區(qū)域)5.0V3.5V1.5V0.0V邏輯0（高電平）

邏輯1（低電平）5.0V3.5V1.5V0.0V(a)正邏輯約定(b)負(fù)邏輯約定單一邏輯約定邏輯非符號(hào)，小圓圈，僅表示“邏輯非”的關(guān)系混合邏輯約定極性指示符號(hào)，三角箭頭，表示低電平信號(hào)名稱：后綴_L電平標(biāo)準(zhǔn)2025/7/2375.0V4.44V3.5V2.5V0.5V1.5V0.0V5VCMOSGNDUDDUOHUIHUTUOLUIL1.5VCMOS1.5V1.15V0.975V0.75V0.35V0.525V0.0VGNDUDDUOHUIHUTUOLUIL1.8VCMOS1.8V1.35V1.17V0.9V0.45V0.63V0.0VGNDUDDUOHUIHUTUOLUIL2.5VCMOS2.5V2.0V1.7V1.2V0.4V0.7V0.0VGNDUDDUOHUIHUTUOLUIL3.3VLVTTL3.3V2.4V2.0V1.5V0.4V0.8V0.0VGNDUDDUOHUIHUTUOLUIL5VTTL5.0V0.0VGNDUDD2.4V2.0V1.5V0.4V0.8VUOHUIHUTUOLUIL芯片制造流片符合電平標(biāo)準(zhǔn)等會(huì)要求PCB設(shè)計(jì)制造控制匹配、驅(qū)動(dòng)和干擾3.2.2MOS管CMOStransistorBasicswitchinmodernICsdoesnotconduct0conducts1gatenMOSdoesnotconduct1gatepMOSconducts0Silicon--notquiteaconductororinsulator:

SemiconductoragatesourcedrainoxideApositivevoltagehere...(a)ICpackageIC...attractselectronshere,turningthechannelbetweenthesourceanddrainintoaconductor8MOS管特性N溝道增強(qiáng)型N溝道耗盡型P溝道增強(qiáng)型P溝道耗盡型9CMOS非門電路UI為低電平時(shí)，如UI=0V，NMOS的柵極電壓UGSN=UG-US=UI=0V，小于UGS(th)N，NMOS管截止，PMOS負(fù)載管導(dǎo)通，等效于一個(gè)較小的導(dǎo)通電阻RON，UO≈UDDUI為高電平時(shí)，如UI=UDD，NMOS管導(dǎo)通，而PMOS負(fù)載管截止,

UO≈0輸出電壓范圍與輸入電壓范圍相反。“非”邏輯關(guān)系2025/7/2310UOUDDTPTNUI1UIUOUIUOUDD開關(guān)模型CMOS與非門電路當(dāng)A和B兩個(gè)輸入都為低電平時(shí)，TNA和TNB都截止，而TPA和TPB都導(dǎo)通，輸出端F為高電平。當(dāng)A輸入為低電平，B輸入為高電平時(shí)，TNA截止，TPA導(dǎo)通，TNB導(dǎo)通，TPB截止。由于TNA與TNB串聯(lián)，輸出端F與地之間的通路是很大電阻，等效于斷開。TPA與TPB并聯(lián)，因此輸出端F與電源UDD之間的通路是導(dǎo)通。因此輸出F是高電平。當(dāng)A輸入為高電平，B輸入為低電平時(shí)，同樣的分析得知輸出端F為高電平。當(dāng)A和B輸入都為高電平時(shí)，TNA和TNB都導(dǎo)通，而TPA和TPB都截止，因此輸出端F為低電平。2025/7/2311ABFUDDTNBTNATPBTPAABF001011101110正邏輯約定負(fù)邏輯約定時(shí)，邏輯關(guān)系是什么？&ABF與非門等效的開關(guān)狀態(tài)2025/7/2312CMOS或非門電路自行推導(dǎo)，過程，結(jié)論是什么？總結(jié)CMOS電路的結(jié)構(gòu)特點(diǎn)?2025/7/2313ABFUDDTNBTNATPBTPA≥1ABFCMOS電路特點(diǎn)PMOS管組成的上拉電路和NMOS管組成的負(fù)載構(gòu)成上拉電路與輸入電路組成對(duì)稱關(guān)系，串聯(lián)

并聯(lián)“與”——NMOS串聯(lián)，PMOS并聯(lián)“或”——NMOS并聯(lián)，PMOS串聯(lián)分析圖示電路功能2025/7/2314上拉電路負(fù)載電路UDDX0…XnFF=(AB+CD)’ABFTNBTNATPBTPAUDDCDTNCTNDTPCTPD與非結(jié)構(gòu)，或非結(jié)構(gòu)給定制程工藝，相同硅片面積情況下，NMOS導(dǎo)通電阻比PMOS小Whichisfaster,k-inputNANDor

m-inputNORgate?NAND為NMOS串聯(lián)，PMOS并聯(lián)——小電阻串，大電阻并NOR為NMOS并聯(lián)，PMOS串聯(lián)——小電阻并，大電阻串與非門的輸入端可以更多，即“扇入”系數(shù)更大設(shè)計(jì)需求的門輸入端數(shù)量（如20），實(shí)際器件無法滿足時(shí)，如何處理？2025/7/2315門電路設(shè)計(jì)例：F=(A?B?C+C?D)’的CMOS電路需要多少M(fèi)OS管？使用CMOS標(biāo)準(zhǔn)邏輯門——非門，與非門，或非門表達(dá)式變換為F=((A?B?C)’’+(C?D)’’)’3入與非門，非門，2入與非門，非門；2入或非門（6+2）+（4+2）+4=18個(gè)MOS管原表達(dá)式CMOS對(duì)稱結(jié)構(gòu)直接設(shè)計(jì)需要10個(gè)MOS管變換為F=((A?B+D)?C)’——8個(gè)2025/7/2316DABFUDDCABCDFDABFUDDC優(yōu)化設(shè)計(jì)3.2.3特殊功能門電路第1章數(shù)/模轉(zhuǎn)換，數(shù)字控制開關(guān)導(dǎo)通而傳輸模擬量！傳輸門(模擬開關(guān))控制信號(hào)C為高電平，如UDD，相應(yīng)地C_L為低電平時(shí)，如果0≤UI≤UDD-UGS(th)N，則NMOS管導(dǎo)通；如果〡UGS(th)P〡<UI≤UDD，則PMOS管導(dǎo)通，傳輸門導(dǎo)通(小于1kΩ)控制信號(hào)C為低電平，如0V，相應(yīng)地C_L為高電平，如UDD時(shí)，NMOS管和PMOS管都截止，傳輸門斷開(大于106kΩ)思考：如何用模擬開關(guān)構(gòu)建數(shù)模轉(zhuǎn)換電路的單刀雙擲開關(guān)？2025/7/2317UI/UOUDDTPTNCC_LUO/UI電平要求，極性指示符×1

11UI/UOCUO/UI1×1

11UI/UOCC_LUO/UI電路符號(hào)與非門輸出若短路，什么現(xiàn)象？2025/7/2318多個(gè)信號(hào)需要從同一路徑傳輸，并接到一起，可行嗎？若要將信號(hào)通路斷開，怎么實(shí)現(xiàn)？特殊功能門電路三態(tài)門：除了高電平，低電平外，還有第3種狀態(tài)——高阻(Hi-z)開路門——漏極開路(OD)，集電極開路(OC)三態(tài)門2025/7/2319

EN=0，C=1,TpOFFB=1,D=0,Tn

OFF

輸出端浮空，高阻，Hi-z

EN=1，C=A’,B=0,D=A’

Acontrolsoutputlogiclevels:0or1UDDOUTENABCDTpTn低電平和高電平外，第三種狀態(tài)是什么狀態(tài)？高阻狀態(tài)ENENAFENENAFEN_LENAFEN_LENAF電路符號(hào)三態(tài)門分析電路？2025/7/2320AENTNTPUDD×1

111FATNTP1TPUDDEN_L≥1FAEN_LTN1TNATP1TPAUDD1FEN=L時(shí)，傳輸門斷開，F(xiàn)為高阻EN=H時(shí)，傳輸門導(dǎo)通，F(xiàn)=AEN_L=L時(shí)，TP1導(dǎo)通或非門等效為非門(正邏輯約定)，F(xiàn)=AEN_L=H時(shí)，

TP1截止，或非門輸出為L(正邏輯約定)，

TN截止，F(xiàn)為高阻EN_L=L時(shí)，TP1導(dǎo)通，

TN1柵極為H而導(dǎo)通，F(xiàn)=A’EN_L=H時(shí)，

TP1截止，TN1柵極為L而截止，F(xiàn)為高阻三態(tài)門應(yīng)用2025/7/2321總線

總線傳輸EN1，EN2，EN3任何時(shí)候，最多只能一個(gè)有效若2個(gè)或2個(gè)以上同時(shí)有效，后果如何？三態(tài)門應(yīng)用2025/7/2322ABTG1G2

ENEN1雙向傳輸A0B0總線雙向傳輸T=L(0)時(shí)，三態(tài)門G1使能有效而導(dǎo)通，G2使能無效而高阻，ABT=H(1)時(shí)，三態(tài)門G1使能無效而高阻，G2使能有效而導(dǎo)通，BA分時(shí)雙向OE_L=L(0)時(shí)，T=0，或非門G3輸出1，而使得三態(tài)門導(dǎo)通；G4輸出0而使得三態(tài)門高阻，BAT=1，G3輸出0而使得三態(tài)門高阻；G4輸出1而使三態(tài)門導(dǎo)通，ABOE_L=H(1)時(shí)，G3,G4輸出都為0，而使得三態(tài)門都為高阻，即A與B之間斷開8286OE_LTA1A2A3A5A4A6A7B1B2B3B5B4B6B7G3G4開路門負(fù)載要求大電流？集成芯片不能提供。多個(gè)并聯(lián)輸出！輸出狀態(tài)不一致的后果？開路門：門電路的輸出級(jí)與內(nèi)部電源之間斷開，即門的輸出級(jí)無源。無電源怎么工作？解決方法：芯片輸出端通過電阻（上拉電阻）而接芯片外的電源！2025/7/2323希望R盡量小，減少上升時(shí)間R太小則吸收電流太大應(yīng)用：驅(qū)動(dòng)發(fā)光二極管等大電流、線與、總線&CD&ABF=(A·B)’·(C·D)’=(A·B+C·D)’&ABF電路符號(hào)FUDDR

芯片外上拉電阻ABUDDTNATNB線與：任何一個(gè)開路門的輸出為低(NMOS導(dǎo)通)時(shí)，則F為低UDDR上拉電阻F上拉電阻外接上拉電阻R取多少？2025/7/2324UDD=+5VHCTLS-TTLIRRUOLIOL……(a)輸出低電平&LL&HH&LL&LL&&UDD=+5VHCTLS-TTLIRRUOH……(b)輸出高電平&IIH&LL&LL&LL&LL&IIHIR+m×IIL≤IOL

(m×IIH)×R≤UDD-UOHmin輸入L使得NMOS截止，且輸出端為低電平，電流可忽略輸入低電平使得NMOS截止，輸出端相當(dāng)于懸空，忽略輸出端的電流ABUDDTNATNB作用：使輸出信號(hào)邊沿更陡工作原理UI為0V時(shí)，UA為低電平，輸出UO為低電平L當(dāng)UI增加時(shí)，UA也增加但未到達(dá)G1的閥值時(shí)，輸出UO低電平L不變UI增加到使得UA略超G1閥值時(shí)，G1輸出由H到L跳變，UO也由L到H跳變，此時(shí)UO由R1和R2分壓，而使得UA也成比例往上跳變更大于閥值若UI繼續(xù)再增加，輸出UO保持高電平H若UI由大減小，

UA也成比例減小，

UA略小于G1的閥值電壓時(shí)，G1輸出由L到H，

UO輸出由H到L。反饋使得UA更加小于G1閥值UI再減小，

UO輸出保持低電平L施密特觸發(fā)器2025/7/2325UIUoUT-UT+電壓傳輸特性11R2R1G2G1UAUIUOR2>R1施密特觸發(fā)器正向閾值電壓(忽略門電流)負(fù)向閾值電壓回差電壓2025/7/2326電路符號(hào)11R2R1G2G1UAUIUOR2>R1施密特觸發(fā)器在圖示的由兩個(gè)非門構(gòu)成的施密特觸發(fā)器電路中，如果門A，B是CMOS門電路，R1=10kΩ，R2=20kΩ，門的閾值電壓UT=1.1V，并認(rèn)為UOL≈0V，UOH

≈2UT，請(qǐng)計(jì)算閾值電壓UT+，UT-和回差△UT2025/7/2327可求得：UIUoUT-UT+11R2R1G2G1UAUIUOR2>R1施密特觸發(fā)器應(yīng)用2025/7/2328WaveformchangePulsetransferMagnitudedistinguish3.3集成電路的電氣特性電壓傳輸特性輸入低電平，輸出高電平輸入電平增加到一定值，輸出電平急劇減小輸入高電平，輸出低電平電流傳輸特性輸入低電平時(shí)，NMOS截止，消耗電流小輸入高電平時(shí)，PMOS截止，消耗電流小輸入電平位于閥值附近時(shí)，NMOS和PMOS都不截止，電流較大。但由于上升沿，下降沿陡，僅為瞬時(shí)（尖峰）電流2025/7/2329UGS(th)N0UDDUOⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUIUGS(th)N0UthIDSⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUIUDD=+5.0VUOUITpTn0101輸出特性低電平輸出特性輸入高電平UDD時(shí)，PMOS截止，NMOS導(dǎo)通，輸出低電平電流經(jīng)負(fù)載流入NMOS到芯片內(nèi)部地高電平輸出特性輸入低電平0V時(shí)，NMOS截止，PMOS導(dǎo)通，輸出高電平電源經(jīng)PMOS流出負(fù)載到地輸入信號(hào)加載在MOS管的柵極，電流極小IIH

：輸入為高電平時(shí)，輸入端的輸入電流IIL

：輸入為低電平時(shí)，輸入端的輸出電流2025/7/2330UI=UDDUO=UOLTNIOLTPUDD輸出高電平時(shí)等效電路TNTPUDDUO=UOHUI=0VIOLRL灌電流，從負(fù)載輸入拉電流，輸出到負(fù)載輸出低電平時(shí)等效電路非理想輸入的電路特性當(dāng)輸入電壓不那么理想（高電平接近電源，低電平接近地）時(shí)，無論NMOS還是PMOS就沒有那么理想的“截止”或“導(dǎo)通”，相應(yīng)地輸出高電平電壓會(huì)下降，而低電平電壓會(huì)抬升2025/7/2331UDD

=+5.0V400

2.5k

UI1.5VUO4.31VUDD

=+5.0V4k

200

UI3.5VUO0.24V若UI增加到1.5V,那么PMOS等效電阻RP也增加，如400，NMOS等效電阻RN減小，如2.5kWheninputvoltagenotideal,outputalsobadandconsumptionmorepower

若UI從高電平降低到3.5V，PMOS從截止到微導(dǎo)通，RP減小，如4kΩ，RN增加，如200Ω

3.3.274器件電氣參數(shù)符號(hào)參數(shù)測試條件1最小值典型值2最大值單位UIH輸入高電平保證邏輯高電平3.15--VUIL輸入低電平保證邏輯低電平--1.35VIIH輸入高電流UDD=MAX,UI=UDD--1μAIIL輸入低電流UDD=MAX,UI=0V---1μAUIK二極管夾斷電壓UDD=Min,IN=-18mA--0.7-1.2VIIOS短路電流UDD=MAX3,UO=GND---35mAUOH輸出高電平UDD=MinUI=UILIOH=-20μAIOH=-4mA4.43.844.4994.3--VUOL輸出低電平UDD=MinUI=UIHIOL=20μAIOL=4mA--0.0010.170.10.33VIDD靜態(tài)電流UDD=最大值UI=GND或UDD,IO=0-210μA正常工作范圍內(nèi)的開關(guān)特性，CL=50pF符號(hào)參數(shù)測試條件4最小值典型值最大值單位tPD傳輸延遲A或B至Y-919nsCI輸入電容UI=0V-310pFCPD每門能耗電容無負(fù)載-22-pF2025/7/2332邏輯電平與噪聲容限電平/電壓UOHmin：為輸出高電平時(shí)的最小輸出電壓。UIHmin：保證能被識(shí)別為高電平的最小輸入電壓。UOLMAX：輸出為低電平時(shí)的最大值輸出電壓。UILMAX：保證能被識(shí)別為低電平的最大輸入電壓。噪聲容限低電平噪聲容限：UNL=UILMAX-UOLMAX高電平噪聲容限：UNH=UOHmin-UIHmin2025/7/23330V0VUOLMAXUILMAXUNLUDDUDDUOHminUIHminUNHG1G211寬以待人，不吃虧！電平標(biāo)準(zhǔn)2025/7/23345.0V4.44V3.5V2.5V0.5V1.5V0.0V5VCMOSGNDUDDUOHUIHUTUOLUIL1.5VCMOS1.5V1.15V0.975V0.75V0.35V0.525V0.0VGNDUDDUOHUIHUTUOLUIL1.8VCMOS1.8V1.35V1.17V0.9V0.45V0.63V0.0VGNDUDDUOHUIHUTUOLUIL2.5VCMOS2.5V2.0V1.7V1.2V0.4V0.7V0.0VGNDUDDUOHUIHUTUOLUIL3.3VLVTTL3.3V2.4V2.0V1.5V0.4V0.8V0.0VGNDUDDUOHUIHUTUOLUIL5VTTL5.0V0.0VGNDUDD2.4V2.0V1.5V0.4V0.8VUOHUIHUTUOLUIL輸出電流與扇出系數(shù)電流IIL：輸入為低電平時(shí)，流出輸入端的最大電流。IIH：輸入為高電平時(shí)，流入輸入端的最大電流。IOLMAX：輸出為低電平且仍能使輸出電壓不大于UOLMAX時(shí)，輸出端能吸收的最大電流。即灌電流。IOHMAX：輸出為高電平且仍能使輸出電壓不小于UOHmin時(shí)，輸出端能提供的最大電流。即拉電流。扇出系數(shù)N=min(┌IOH/IIH┐，┌IOL/IIL┐)前面參數(shù)表，計(jì)算驅(qū)動(dòng)同類型門的扇出系數(shù)？2025/7/2335超負(fù)載的后果負(fù)載超過了門所能提供的扇出能力，會(huì)有如下問題：輸出低電平時(shí)，輸出電壓UOL↑可能會(huì)高于UOLMAX。輸出高電平時(shí)，輸出電壓UOH↓可能會(huì)低于UOHmin。輸出的傳輸延遲會(huì)增加↑。電平轉(zhuǎn)換的上升沿↑和下降沿時(shí)間會(huì)增加↑。功耗會(huì)增加↑，從而溫度會(huì)上升↑，可靠性降低↓，甚至引起器件失效未用輸入端2025/7/2336FA&UDD10kΩFA&1kΩAF≥1不能超負(fù)荷！機(jī)能損傷，無可還原動(dòng)態(tài)特性傳播延遲tPHL，tPLH：信號(hào)通過器件所經(jīng)歷的時(shí)間，即從輸入信號(hào)的變化時(shí)刻點(diǎn)起，到由該信號(hào)引起的輸出信號(hào)變化時(shí)刻點(diǎn)止之間的時(shí)間轉(zhuǎn)換時(shí)間：器件從高電平（或低電平）變?yōu)榈碗娖剑ɑ蚋唠娖剑┧璧臅r(shí)間稱為轉(zhuǎn)換時(shí)間，即tr和tf。連線不是理想導(dǎo)線，存在等效電阻R和電容C，連線延遲時(shí)間：0.4×R×C2025/7/2337UIUOtPHLtPLHtPHLtPLHUIUO動(dòng)態(tài)特性功耗靜態(tài)功耗：動(dòng)態(tài)功耗：狀態(tài)轉(zhuǎn)換（電流特性）、等效負(fù)載高電平/低電平轉(zhuǎn)換，產(chǎn)生電流尖峰，即電源上疊加毛刺。加去耦電容濾除2025/7/2338

UGS(th)N0UthIDSⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUI3.4可編程邏輯器件——可編程原理2025/7/2339UDDUIOutInFuseT1熔絲結(jié)構(gòu)一次性SDGeGfCInOut浮置柵可擦可編程紫外線，電擦除存儲(chǔ)位InOut×1111存儲(chǔ)位可編程012k-1…譯碼器A0A1Ak…存儲(chǔ)單元…………存儲(chǔ)單元存儲(chǔ)體輸入/輸出控制查找表(真值表)-存儲(chǔ)器&&≥11SABF多路選擇器F=S’A+SBB=1時(shí)，F(xiàn)=A+SB=A’時(shí)，F(xiàn)=S⊕A01GMUX10S1AB01GMUX10S2CD01GMUX10≥1S4S3FF=(S3+S4)’?(S1’?A+S1?B)+(S3+S4)?(S2’?C+S2?D)可編程：改變基本電路的結(jié)構(gòu)而變換其功能，改變連接關(guān)系。且后期而非制造時(shí)實(shí)現(xiàn)在線可編程可編程器件和實(shí)現(xiàn)方法可編程邏輯器件ROM(ReadOnlyMemory)–存儲(chǔ)器譯碼電路固定，存儲(chǔ)內(nèi)容可變且分時(shí)輸出（等效或），查找表結(jié)構(gòu)PLA(ProgrammableLogicArray)–與陣列、或陣列均可編程PAL(ProgrammableArrayLogic)–與陣列可編程，或陣列固定CPLD(ComplexProgrammableLogicDevice)

–PAL擴(kuò)展FPGA(FieldProgrammableGateArray)–二維矩陣結(jié)構(gòu)，邏輯功能塊、輸入/輸出塊、連線均可編程2025/7/2340固定固定3.4.3小規(guī)?？删幊踢壿嬈骷魏芜壿嫼瘮?shù)表達(dá)式都可以表示為”與或”式，”與”、”或”可編程可編程邏輯陣列(ProgrammableLogicArray)，與、或均可編程可編程陣列邏輯(ProgrammableArrayLogic)，”與”可編程，”或”固定2025/7/2341OEA1&B1C1D1≥1F0EN≥1F1EN≥1F2EN&&&&&&&OEA1B1C1D1&≥1F0EN&&&&&&&&&&&&&&&≥1F1EN≥1F2EN≥1F3EN&&示例畫出實(shí)現(xiàn)下列邏輯函數(shù)的PLA可編程連接點(diǎn)陣圖F1=AB+CD’+AC+A’B’C’D=Σm(1,2,6,10,11,12,13,14,15)F2=A+CD+B’C’=Σm(0,1,3,7,8,9,10,11,12,13,14,15)解：PLA與陣列及或陣列均可編程，從邏輯函數(shù)可知4變量輸入,2個(gè)函數(shù)輸出函數(shù)F1有9個(gè)最小項(xiàng)。函數(shù)F2有12個(gè)最小項(xiàng)，其中7個(gè)最小項(xiàng)在F1中出現(xiàn)，因此共有14個(gè)最小項(xiàng)需要4×14×2規(guī)模的PLA陣列結(jié)構(gòu)2025/7/2342示例2025/7/2343DCBA4×14×2F1=AB+CD’+AC+A’B’C’D=Σm(1,2,6,10,11,12,13,14,15)F2=A+CD+B’C’=Σm(0,1,3,7,8,9,10,11,12,13,14,15)m1m2m3m4m7m9m10m5m6m8m11m12m14m15m13m0F1F2PAL輸出結(jié)構(gòu)不僅可實(shí)現(xiàn)組合，還可通過觸發(fā)器實(shí)現(xiàn)時(shí)序2025/7/2344(a)可編程輸入/輸出結(jié)構(gòu)I01I1111&&&&I/O0≥1EN&&&&I/O1≥1ENCLK(b)寄存器輸出結(jié)構(gòu)1DQC1I/O0I01I1111&&&&≥1&&&&≥11DQC1I/O1通用可編程GAL綜合實(shí)現(xiàn)多個(gè)型號(hào)的PLA，PAL可編程與陣列“固定”或陣列可編程輸出宏單元16輸入/8輸出組合/時(shí)序電路2025/7/2345GAL16V8電路結(jié)構(gòu)圖1OLMC（19）192OLMC（18）183OLMC（17）174OLMC（16）165OLMC（15）156OLMC（14）147OLMC（13）138OLMC（12）12911CLKOE通用可編程GAL輸出邏輯宏單元特性提供時(shí)序邏輯電路需要的觸發(fā)器；具有多種輸入/輸出形式提供內(nèi)部信號(hào)反饋分配控制信號(hào)，如時(shí)鐘信號(hào)、復(fù)位信號(hào)、三態(tài)使能信號(hào)等；共享乘積項(xiàng)；輸出邏輯極性可變2025/7/2346反饋信號(hào)FMUX10-11-0-10-0C1Q1DQ1AC1(m)AC0AC1(n)來自鄰級(jí)輸出與陣列XOR(n)TSMUX00011011AC1(n)AC0UDDPTMUX01CLKCLKOEOEOMUX01EN≥1&≥1=11宏單元的工作模式信號(hào)反相輸出組合輸出/時(shí)序輸出三態(tài)使能內(nèi)部反饋乘積項(xiàng)禁止位32位XOR(n)4位乘積項(xiàng)禁止位32位SYN1位AC1(n)8位AC01位XOR(n)4位PT63PT32PT31PT012151619121982位GAL16V8結(jié)構(gòu)控制字3.4.4復(fù)雜可編程邏輯器件CPLD功能塊(宏單元)互聯(lián)矩陣輸入/輸出2025/7/2347功能塊1宏單元1~18功能塊2宏單元1~18功能塊k宏單元1~18..