SoC設計方法與實現(xiàn)RTL代碼編寫指南（一）第六章SoC設計方法與實現(xiàn)編寫RTL代碼之前的準備RTL代碼編寫之前的準備可綜合RTL代碼編寫指南調(diào)用SynopsysDesignWare來優(yōu)化設計內(nèi)容大綱RTL代碼編寫前需要討論并確定的問題(一)是否與設計團隊共同討論過設計中的關鍵問題是否已準備好設計文檔設計文檔中總線是如何定義的設計文檔中是否定義了設計的劃分方法設計中的時鐘是怎樣考慮的對I/O是否有特殊需求RTL代碼編寫前需要討論并確定的問題（二）時序和后端設計是否有特殊的需求設計的運行速度是否能超過工藝速度極限整個設計的面積是引腳限制還是門數(shù)限制是否考慮了可測性設計是否考慮了IP復用設計是否需要其他IP，這些IP的包裝（Package）是否完整地包括了每一步設計所需的文件與團隊共同討論設計中的問題通過討論，團隊的每個成員必須清楚設計規(guī)則。版本控制、目錄樹和其他設計組織的問題也必須在團隊內(nèi)廣泛討論，達成共識。這些問題都屬于頂層問題或項目管理問題，大家必須遵守同一個設計規(guī)則。團隊成員間的充分交流是一個設計能夠成功的關鍵因素。根據(jù)芯片結構準備設計說明書設計說明書主要描述以下內(nèi)容：模塊功能的簡要介紹；頂層模塊的接口信號；所有控制寄存器地址及功能描述；頂層模塊的主要結構圖；子模塊功能；子模塊的接口信號；子模塊的主要結構圖；子模塊的實現(xiàn)原理；復位信號的連接。時鐘信號的連接；總線設計的考慮如果不是特別要求的話，盡量使用單向總線。在以前，出于布線和對前代版本兼容性的考慮，一直采用的是雙向總線，現(xiàn)在如果沒有很好的處理而使用單向總線也可能會產(chǎn)生問題。在開始編碼前獲得每一條總線和接口的設計文檔，確保對其功能和時序都很清楚，這樣的話可以幫助在編寫代碼前創(chuàng)建高層次的模型。模塊的劃分模塊的劃分模塊的劃分——芯片級的模塊劃分頂層模塊組織結構圖模塊的劃分——核心邏輯的模塊劃分粘附邏輯消除粘附邏輯在對核心邏輯進行模塊劃分時，要避免子模塊間出現(xiàn)連接用的粘附邏輯。模塊的劃分——核心邏輯的模塊劃分組合邏輯被分散在多個模塊組合邏輯歸并應盡可能地把相關的組合邏輯集中到一個模塊中處理，這是因為綜合器在默認的工作模式下綜合優(yōu)化時，不能跨越模塊邊界對相關的組合邏輯做歸并優(yōu)化處理。模塊的劃分——把多周期路徑或偽路徑限制到一個模塊中多周期路徑如果在設計中包含了多周期路徑或偽路徑，應盡可能地把這些邏輯限制到一個模塊中，并在代碼編寫時用注釋行明確指出。把多周期路徑限制到一個模塊中處理可以減少綜合時間、優(yōu)化非多周期路徑的綜合結果。把多周期路徑或偽路徑限制到一個模塊中，可以方便設計者給出相關的綜合及靜態(tài)時序分析的約束，同時也便于設計者在后端設計實現(xiàn)后進行檢查。模塊的劃分——根據(jù)時鐘的相關性劃分模塊同步時鐘模塊應當盡量根據(jù)時鐘的相關性來劃分模塊。簡單地說，就是將時鐘分頻、門控單元和復位產(chǎn)生等電路盡量放在同一模塊中這么做使得在綜合的時候便于設置時鐘約束對時鐘的處理設計中需要多少個時鐘？芯片中的時鐘是如何產(chǎn)生的？是由芯片內(nèi)部產(chǎn)生？還是由鎖相環(huán)產(chǎn)生？還是由電路分頻器、異步計數(shù)器、串行計數(shù)器提供？使用層次化的結構進行設計，將時鐘產(chǎn)生電路與芯片設計的其余部分分開。盡量避免異步時鐘設計。IP的選擇及設計復用的考慮系統(tǒng)架構設計做好模塊劃分時，必須確定哪些模塊基于標準單元庫進行設計，哪些模塊需要購買IP，IP模塊的對接需要增加哪些連接性設計模塊間的接口協(xié)議要盡可能的簡單，模塊間的接口定義要盡可能與國際上通用的接口協(xié)議完全一致要注意積累IP和IP集成的經(jīng)驗如果是對硬IP的集成，還必須在時鐘分布、關鍵路徑的布線、電源和地線的布線、IP模塊支持的測試結構等方面進行考慮，與系統(tǒng)芯片保持一致。對可測性的考慮復位信號在測試過程中應該被設置為無效，否則測試過程可能被復位信號打亂。門控時鐘在測試中應當有效。三態(tài)的驅(qū)動在測試中必須有可知的輸出。邊界掃描（BoundaryScan）問題：邊界掃描的邏輯應當放在一個單獨的設計模塊中，邊界掃描的生成主要在綜合中進行。如果設計中包含RAM，那必須考慮集成RAM和BIST的問題。測試控制：建議將測試控制邏輯（如測試模式選擇）、測試時鐘及復位信號的控制信號等放在單獨的模塊中。對芯片速度的考慮設計者計劃在設計中實現(xiàn)多少功能，運行在什么速度下采用什么工藝實現(xiàn)，對設計做什么改動來實現(xiàn)速度要求組合邏輯不能太多地集中在兩個寄存器之間有時候為了改進速度，會選擇特殊的結構單元，如單周期乘法器、串行加法器鏈、復雜控制邏輯、大指令解碼單元等，這些可以在RTL中直接調(diào)用Synopsys的DesignWare庫選擇流水線結構還是寄存器重新排序。對布線的考慮把大量信號組合起來形成一個大的邏輯，不僅會造成由于這一級組合電路太多而難以滿足時序要求，而且會形成一個很大的多路選擇器（Mux），造成連線過于集中