SoC設(shè)計(jì)方法與實(shí)現(xiàn)SoC功能驗(yàn)證(3)第九章SoC設(shè)計(jì)方法與實(shí)現(xiàn)基于斷言的驗(yàn)證基于斷言的驗(yàn)證通用驗(yàn)證方法學(xué)內(nèi)容大綱仿真驗(yàn)證面臨的問(wèn)題：可觀測(cè)性和可控制性合適的輸入激勵(lì)能夠激活設(shè)計(jì)中的錯(cuò)誤錯(cuò)誤要能夠以某種預(yù)期的形式輸出基于斷言的驗(yàn)證（ABV，AssersionbasedVerification）采用斷言描述設(shè)計(jì)的行為用于仿真+屬性檢查（一種形式驗(yàn)證）基于斷言的驗(yàn)證驗(yàn)證實(shí)現(xiàn)所花費(fèi)的時(shí)間與驗(yàn)證的質(zhì)量仿真驗(yàn)證面臨的兩個(gè)問(wèn)題可觀測(cè)性驗(yàn)證開(kāi)發(fā)斷言的插入：自動(dòng)產(chǎn)生仿真的檢查點(diǎn)斷言的作用斷言語(yǔ)言斷言語(yǔ)言CorSystemCSystemVerilogAssertion(SVA)PropertySpecificationLanguage(PSL)(IBM,basedonSugar)OpenVerificationLibrary(OVL)Verilog,VHDL示例：SystemVerilogAssertion立即斷言（Immediateassertions）語(yǔ)句：assert過(guò)程聲明主要用于仿真例子:檢查是否A等于Bassert(A==B);//AssertsthatAequalsB;ifnot,anerrorisgenerated示例：SystemVerilogAssertion同時(shí)完成的斷言（Concurrentassertions）語(yǔ)句：assertproperty

用于定義特殊的屬性主要用于半形式驗(yàn)證例子:“Read”和“Write”信號(hào)應(yīng)該永遠(yuǎn)不會(huì)同時(shí)存在assertproperty(!(Read&&Write));通用驗(yàn)證方法學(xué)通用驗(yàn)證方法學(xué)（UVM，UniversalVerificationMethodology)Cadence,、Synopsys和Mentor三家EDA公司聯(lián)合推出的驗(yàn)證方法學(xué)提供了標(biāo)準(zhǔn)化的構(gòu)建驗(yàn)證平臺(tái)的方法及豐富的基類庫(kù)2017年3月UVM成為IEEE1800.2-2017標(biāo)準(zhǔn)已被工業(yè)界廣泛應(yīng)用目的建立通用的、可重用的驗(yàn)證組件（UVC，UVMVerificationComponent）高效地進(jìn)行SoC功能驗(yàn)證（數(shù)字邏輯）減少驗(yàn)證的費(fèi)用UVM是建立在SystemVerilog平臺(tái)上的UVM是建立在SystemVerilog平臺(tái)上一個(gè)庫(kù)，它提供了一系列的接口，讓我們能夠更方便的進(jìn)行驗(yàn)證。示例：UVM對(duì)SystemVerilog的封裝需要在信息打印時(shí)同步輸出時(shí)間：在SystemVerilog中只能在display語(yǔ)句中調(diào)用time函數(shù)。在uvm中，只要使用uvm_warning，UVM會(huì)自動(dòng)添加時(shí)間。UVM的關(guān)鍵特征數(shù)據(jù)設(shè)計(jì)能夠?qū)⒂脩舻尿?yàn)證環(huán)境劃分成一個(gè)個(gè)特定的數(shù)據(jù)項(xiàng)（dataitem）和組件(component)的集合，還集成了許多常規(guī)操作，并且能夠讓一些常用的操作例如復(fù)制、比較和打包自動(dòng)進(jìn)行。激勵(lì)產(chǎn)生提供了一系列的類和底層結(jié)構(gòu)，能夠在細(xì)粒度上控制模型的數(shù)據(jù)流序列，同時(shí)也能夠在細(xì)粒度上控制系統(tǒng)級(jí)的激勵(lì)產(chǎn)生。驗(yàn)證平臺(tái)的創(chuàng)建和運(yùn)行測(cè)試程序UVM的基本類（basicclass）能夠使驗(yàn)證自動(dòng)化。覆蓋模型的設(shè)計(jì)和驗(yàn)證策略能夠?qū)⒊墒斓脑O(shè)計(jì)與需要驗(yàn)證的設(shè)計(jì)結(jié)合起來(lái)，并且將函數(shù)功能覆蓋、物理部件和臨時(shí)部件、協(xié)議和數(shù)據(jù)驗(yàn)證整合到一個(gè)可重復(fù)使用的驗(yàn)證組件中。分析和調(diào)試能力能夠提供驗(yàn)證過(guò)程中的大量信息，如錯(cuò)誤信息報(bào)告、事件日志和序列追蹤等。UVMtestbench基本結(jié)構(gòu)UVM采用了一種分層的、面向?qū)ο蟮姆椒▉?lái)開(kāi)發(fā)testbench采用樹(shù)形組織結(jié)構(gòu)管理驗(yàn)證平臺(tái)UVM采用樹(shù)形組織結(jié)構(gòu)管理驗(yàn)證平臺(tái)的各個(gè)組件。每一個(gè)組件只需要在特定的phase執(zhí)行特定的任務(wù)由于采用了積木式模塊，并提供標(biāo)準(zhǔn)接口，驗(yàn)證設(shè)計(jì)人員能夠快速搭建可復(fù)用的驗(yàn)證組件和驗(yàn)證環(huán)境。實(shí)際驗(yàn)證平臺(tái)上的組件及其連接關(guān)系agent對(duì)應(yīng)物理接口協(xié)議不同的接口協(xié)議對(duì)應(yīng)不同的agent對(duì)于一個(gè)特定的env，將實(shí)例化、配置和構(gòu)建環(huán)境UMV中的仿真階段UVM驗(yàn)證是通過(guò)調(diào)用事務(wù)級(jí)代碼頂層模塊中的全局任務(wù)run_test()開(kāi)始buildphases，將創(chuàng)建頂層驗(yàn)證平臺(tái)（top-