1.1集成電路發(fā)展概況1.2集成電路的設(shè)計特點和方法1.3集成電路設(shè)計流程簡介1.4EDA工具介紹習(xí)題第1章集成電路設(shè)計概論

集成電路(IC，IntegratedCircuit)的出現(xiàn)對人類的生產(chǎn)和生活都產(chǎn)生了巨大的影響，在過去幾十年中其發(fā)展非常迅速。集成電路在一片小小的芯片上集成了具有一定功能的電路，隨著技術(shù)的發(fā)展，芯片的面積越來越小，其功耗和制造成本越來越低，而集成度和性能則越來越高。1.1集成電路發(fā)展概況設(shè)計IC芯片的最初目的就是為了減小計算機(jī)的體積。1945年，美國生產(chǎn)出了第一臺全自動電子數(shù)字計算機(jī)“埃尼阿克”(ENIAC，ElectronicNumericalIntegratorandCalculator，電子數(shù)字積分器和計算器)。它采用電子管作為計算機(jī)的基本元件，每秒可進(jìn)行5000次加減運(yùn)算，體積為3000立方英尺(1立方英尺=0.028317立方米)，占地170平方米，重量30噸，耗電140～150千瓦。如今，在集成電路技術(shù)的推動下，個人電腦的體積變得越來越小，其運(yùn)行速度和功能在過去看來是不可想象的。集成電路的分類方法非常多，如果按照應(yīng)用領(lǐng)域來分，可以分為通用集成電路和專用集成電路；如果按照電路的功能來進(jìn)行分類，可以分為數(shù)字集成電路、模擬集成電路和數(shù)模混合集成電路；如果按照器件結(jié)構(gòu)類型來分，可以分為MOS集成電路、雙極型集成電路和BiMOS集成電路；如果按照集成電路的集成度來分，可以分為小規(guī)模集成電路(SSI，SmallScaleIntegration)、中規(guī)模集成電路(MSI，MediumScaleIntegration)、大規(guī)模集成電路(LSI，LargeScaleIntegration)、超大規(guī)模集成電路(VLSI，VeryLargeScaleIntegration)、特大規(guī)模集成電路(ULSI，UltraLargeScaleIntegration)和巨大規(guī)模集成電路(GSI，GiantScaleIntegration)。當(dāng)前集成電路設(shè)計的主要特征如下：

(1)主流工藝是0.18μmCMOS工藝，90nm工藝也基本成熟。

(2)電路功能設(shè)計已進(jìn)入片上系統(tǒng)(SOC，SystemOnChip)時代，知識產(chǎn)權(quán)模塊(IP核)產(chǎn)品化。

(3)集成電路的設(shè)計與制造分離，芯片生產(chǎn)廠家提供模型或標(biāo)準(zhǔn)單元庫，設(shè)計公司負(fù)責(zé)電路功能設(shè)計。

(4)設(shè)計方法越來越依賴于EDA工具。1.2.1集成電路的設(shè)計特點

設(shè)計集成電路時除了關(guān)心其功能、性能之外，設(shè)計成本和設(shè)計周期也應(yīng)該特別考慮。在進(jìn)行設(shè)計的時候要正確進(jìn)行功能配置，并設(shè)計合理的邏輯電路來實現(xiàn)其功能。集成電路的成本與芯片的面積有著密切的關(guān)系，芯片面積的增加會導(dǎo)致成本的提高。另外，設(shè)計周期與市場有著密切的聯(lián)系，一個集成電路芯片要在市場搶得先機(jī)，就要盡量縮短設(shè)計周期。1.2集成電路的設(shè)計特點和方法集成電路是數(shù)量巨大的晶體管的集合，因此其設(shè)計不同于分立元件電路的設(shè)計，有其自身的特點。

(1)集成電路要采用分層設(shè)計和模塊化設(shè)計相結(jié)合的設(shè)計方法。集成電路設(shè)計的最終結(jié)果是設(shè)計出能實現(xiàn)既定功能的掩膜版圖。在一個芯片上集成了成千上百甚至幾十萬、幾百萬、上億個晶體管，要在一個層次上實現(xiàn)這些晶體管的版圖及其互連是不可能的，因此在集成電路設(shè)計中，通常采用分層設(shè)計和模塊化設(shè)計相結(jié)合的設(shè)計方法。所謂分層設(shè)計，是指將集成電路的設(shè)計分為五個設(shè)計層次，即行為級設(shè)計、RTL級設(shè)計、門級設(shè)計、晶體管級設(shè)計和版圖級設(shè)計。行為級設(shè)計是指用高級語言來建立行為模型，即用高級語言來實現(xiàn)設(shè)計的算法。RTL級設(shè)計是指描述寄存器之間數(shù)據(jù)的流動及數(shù)據(jù)的處理方法。門級設(shè)計是指設(shè)計邏輯門及其互連方式。晶體管級設(shè)計是指將邏輯門進(jìn)一步用晶體管及互連關(guān)系來描述。版圖級設(shè)計是指集成電路最終的掩膜版設(shè)計。

集成電路按功能通?？梢詣澐譃閹讉€部分，每一部分的功能都可以用一個模塊電路來實現(xiàn)，這樣在進(jìn)行設(shè)計的時候就可以幾個模塊并行設(shè)計，以縮短設(shè)計周期，同時也便于電路的測試和驗證。

(2)集成電路芯片的不可修復(fù)性。集成電路在一塊芯片上集合了所有實現(xiàn)該電路功能的晶體管，所以其中有一個晶體管或互連線發(fā)生錯誤，則需要將整個芯片重新制版、流片和測試；如果存在電路設(shè)計方面的錯誤，則需要重新設(shè)計芯片；另外，電路如果在功能上有所提升，即使需要做很小的修改也要重新對集成電路進(jìn)行設(shè)計、制版、流片和測試，這將浪費(fèi)大量的時間和費(fèi)用。為了避免以上這些現(xiàn)象，在設(shè)計的時候就要對各方面因素綜合考慮，而且要在設(shè)計的每個階段反復(fù)檢查、驗證以保證設(shè)計的正確性。另外，可以在芯片中設(shè)置冗余器件(DummyCell)，使芯片具有一定的修復(fù)功能。

(3)集成電路設(shè)計要借助于語言描述和圖形描述相結(jié)合的方法。集成電路設(shè)計過程中的功能描述要通過硬件描述語言或功能圖(數(shù)據(jù)流圖、結(jié)構(gòu)圖等)來實現(xiàn)。硬件描述語言借助于高級程序設(shè)計語言的功能特性對電路的行為和結(jié)構(gòu)進(jìn)行高度抽象化、規(guī)范化的形式描述，并對設(shè)計進(jìn)行不同層次、不同領(lǐng)域的模擬驗證與綜合優(yōu)化等處理，使設(shè)計過程達(dá)到高級自動化。目前，VHDL(VeryHighSpeedIntegrateCircuitHardwareDescriptionLanguage)語言和Verilog語言已成為IEEE制定的硬件描述語言的工業(yè)標(biāo)準(zhǔn)。設(shè)計過程中的邏輯設(shè)計是通過硬件描述語言、邏輯網(wǎng)表或電路原理圖來描述的，電路設(shè)計是通過電路圖來描述的，版圖設(shè)計是通過掩膜版圖來描述的。1.2.2集成電路的設(shè)計方法

集成電路的設(shè)計方法并不是單一的，目前主要的設(shè)計方法有全定制設(shè)計法和半定制設(shè)計法。

1．全定制設(shè)計方法

全定制設(shè)計方法是指設(shè)計人員根據(jù)設(shè)計目的確定芯片上所有晶體管的尺寸、位置、連接關(guān)系、幾何圖形和工藝規(guī)則，因此設(shè)計人員要付出巨大的勞動和時間。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高，速度快，功耗低。全定制設(shè)計方法的缺點是開發(fā)周期長，費(fèi)用高。因此這種設(shè)計方法只適合大批量產(chǎn)品開發(fā)或?qū)π阅芤蠓浅?yán)格的產(chǎn)品的開發(fā)，如CPU的設(shè)計。另外，一些無法采用半定制方法進(jìn)行設(shè)計的電路也需要采用全定制設(shè)計方法，如模擬集成電路的設(shè)計。

2．半定制設(shè)計方法

半定制設(shè)計方法是專用集成電路(ASIC，ApplicationSpecificIntegratedCircuit)設(shè)計普遍采用的方法，主要可分為基于門陣列的設(shè)計方法、基于標(biāo)準(zhǔn)單元的設(shè)計方法、積木塊設(shè)計方法和可編程邏輯電路方法。專用集成電路與通用集成電路是相對的，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路，其特點是面向特定用戶的需求，體積小，功耗低，可靠性高，保密性強(qiáng)，成本低。

1)基于門陣列的設(shè)計方法

門陣列技術(shù)的布局方法是在一個芯片上把結(jié)構(gòu)和形狀相同的單元排列成陣列，每個單元內(nèi)部包含若干個器件。采用門陣列結(jié)構(gòu)的芯片除了沒有完成連線之外，其他的芯片加工步驟都已經(jīng)完成，所以此類芯片是一種半成品芯片，我們稱之為門陣列母片或基片。

對于門陣列結(jié)構(gòu)的芯片，在進(jìn)行設(shè)計的時候，首先選擇基板和單元庫，然后采用EDA工具進(jìn)行布局和布線以實現(xiàn)所需的電路功能。連線分兩步：首先將晶體管連接成相應(yīng)的邏輯單元電路，這一步在門陣列單元庫布局的設(shè)計步驟中完成；然后將邏輯單元電路以及周圍的引腳互連成所要求的電路，這一步在布線過程中完成。在這種設(shè)計方法中，設(shè)計者實際所做的工作只是設(shè)計幾層連線以及各層之間連接點的掩膜版?；陂T陣列設(shè)計方法的缺點是靈活性較差，芯片面積的利用率較低。其原因在于芯片是半成品，芯片上元件的數(shù)目和種類、I/O單元數(shù)及布線通道的距離都是已經(jīng)固定了的，設(shè)計者只能選擇合適的芯片，不能改變元件。基于門陣列的設(shè)計方法由于建立在半成品的基礎(chǔ)上，所以其設(shè)計周期短，成本低，設(shè)計風(fēng)險低，這是其顯著的優(yōu)點。這種設(shè)計方法多用于設(shè)計規(guī)模不是很大，對性能要求不是很高且設(shè)計周期短的電路。

2)基于標(biāo)準(zhǔn)單元的設(shè)計方法

基于標(biāo)準(zhǔn)單元的設(shè)計方法是目前應(yīng)用最為廣泛的設(shè)計方法，是指將邏輯電路單元設(shè)計成標(biāo)準(zhǔn)單元(與門、或門、觸發(fā)器或者更復(fù)雜的單元)，設(shè)計師可以將標(biāo)準(zhǔn)單元放置到硅片的適當(dāng)位置，并用金屬導(dǎo)線連通來實現(xiàn)電路功能。標(biāo)準(zhǔn)單元本身采用人工設(shè)計，所以其面積和性能能夠達(dá)到最大的優(yōu)化。

標(biāo)準(zhǔn)單元的排列方法是成行排列，行間要留有布金屬連線的空隙。各個標(biāo)準(zhǔn)單元的高度必須一致才能排列成行，否則會造成布線混亂，軟件運(yùn)行將會出現(xiàn)困難。為了保持各單元高度的一致，當(dāng)遇到尺寸較大的晶體管時就將單元變寬，并分割晶體管，使之能放在固定高度的軌線之內(nèi)。

各個功能不同的單元構(gòu)成了單元庫，單元庫可以來自于集成電路生產(chǎn)廠商、單元庫生產(chǎn)公司，也可以由設(shè)計者自行建立。集成電路生產(chǎn)廠商提供的單元庫一般是仿真單元庫，單元是空的盒子，但包含版圖設(shè)計所需要的足夠的信息，例如邊界、引線等。集成電路生產(chǎn)廠商在進(jìn)行制版流片之前，會填充空盒子。單元庫生產(chǎn)公司提供的單元庫一般要基于某個集成電路生產(chǎn)廠商的工藝。自建庫雖然費(fèi)用較高，也需要花費(fèi)大量的時間，但是可以保證產(chǎn)品的市場競爭力。

3)積木塊(宏單元)設(shè)計方法

在積木塊設(shè)計方法中，宏單元的形狀是任意的，而且可以根據(jù)需要放在芯片的任何位置，所以可以更加有效地利用芯片的面積。宏單元是比較成熟的功能塊，在布局的時候可以把它當(dāng)作一個大的單元來對待。芯片上可以只包含宏單元，如圖1.1(a)所示，也可以根據(jù)需要將宏單元和標(biāo)準(zhǔn)單元結(jié)合來進(jìn)行布局，在標(biāo)準(zhǔn)單元布局的EDA工具中通?？梢灶A(yù)留出宏單元的位置，如圖1.1(b)所示。圖1.1宏單元設(shè)計方法的布局示意圖宏單元本身可以采用標(biāo)準(zhǔn)單元、全定制或門陣列的方法進(jìn)行設(shè)計。

采用積木塊的設(shè)計方法具有較大的設(shè)計自由度，而且可以提高芯片的利用率，縮短開發(fā)周期，但是這種方法由于單元形狀、位置、布線通道都不規(guī)則，所以其布圖算法比較

復(fù)雜。

4)可編程邏輯電路設(shè)計方法

可編程邏輯電路設(shè)計是指將生產(chǎn)廠商提供的可編程邏輯器件進(jìn)行現(xiàn)場編程和燒制，得到所需的集成電路?？删幊踢壿嬈骷旧硎亲鳛橥ㄓ闷骷a(chǎn)的，但是用戶通過對它編程可以來設(shè)定其邏輯功能。設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，無需IC生產(chǎn)廠家的參與，大大縮短了開發(fā)周期，降低了開發(fā)成本，因此這種設(shè)計方法特別適合于樣品研制或小批量產(chǎn)品開發(fā)?？删幊踢壿嬈骷?PLD)的種類很多，按照集成度可以分為低密度PLD(LDPLD)和高密度PLD(HDPLD)。按照編程方式和結(jié)構(gòu)的不同，LDPLD主要可分為可編程邏輯陣列(PLA，ProgrammableLogicArray)、可編程陣列邏輯(PAL，ProgrammableArrayLogic)、通用陣列邏輯(GAL，GenericArrayLogic)等；HDPLD主要可分為可擦除的可編程邏輯器件(EPLD，ErasableProgrammableLogicDevice)、現(xiàn)場可編程門陣列(FPGA，F(xiàn)ieldProgrammableGateArray)等。

可編程邏輯器件除了具有與陣列和或陣列外，還有鎖存器、多路開關(guān)和反饋線，共同組合產(chǎn)生時序邏輯?？删幊踢壿嬈骷幕窘M成部分是可編程元件(存儲單元)，常用的可編程元件主要有：

①一次性編程的熔絲或反熔絲元件；

②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結(jié)構(gòu)的元件；

③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)元件，另一類是快閃(Flash)存儲單元；

④基于靜態(tài)存儲器(SRAM)的編程元件。各種存儲單元的工作原理在這里不詳細(xì)介紹，有興趣的讀者可以參考相關(guān)文獻(xiàn)。

(1)可編程邏輯陣列(PLA)?？删幊踢壿嬯嚵械脑O(shè)計依據(jù)是：任何一個邏輯函數(shù)都能用一級與邏輯電路和一級或邏輯電路來實現(xiàn)。其結(jié)構(gòu)包括：可編程的與邏輯陣列、可編程的或邏輯陣列、輸出緩沖器，如圖1.2所示。圖中的PLA有2個輸入變量，與陣列最多可以產(chǎn)生4個可編程的乘積項，或陣列最多能產(chǎn)生2個組合邏輯函數(shù)。圖1.2PLA的基本電路結(jié)構(gòu)

PLA的規(guī)格用輸入變量的個數(shù)、與邏輯陣列的輸出個數(shù)和或邏輯陣列的輸出個數(shù)三者的乘積來表示。例如，某個PLA的規(guī)格為16×3??8，這就表示它有16個輸入端，與邏輯陣列有32個輸出，或邏輯陣列有8個輸出。

上述結(jié)構(gòu)的PLA電路只能用于組合邏輯電路的設(shè)計，如果要設(shè)計時序邏輯電路，還要另外加入含有觸發(fā)器的芯片。我們將含有由觸發(fā)器組成的寄存器的PLA電路稱為可編程邏輯時序器(PLS)。

PLA邏輯電路的結(jié)構(gòu)比較靈活，與邏輯陣列和或邏輯陣列之間的連接關(guān)系是可以編程的。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。

(2)可編程陣列邏輯(PAL)。可編程陣列邏輯器件是由可編程的與邏輯陣列和固定的或邏輯陣列構(gòu)成的，其基本結(jié)構(gòu)如圖1.3所示?；蜻壿嬯嚵械墓袒荘AL器件與PLA器件在結(jié)構(gòu)上的最大不同，這種不同的優(yōu)點表現(xiàn)在PAL器件的結(jié)構(gòu)更加簡單，體積更小，速度更快而且工藝簡單，易于編程，同時還具有上電復(fù)位功能和加密功能，可以防止非法復(fù)制；其缺點為結(jié)構(gòu)的靈活性較差。圖1.3可編程陣列邏輯的基本結(jié)構(gòu)

PAL器件采用的是熔絲工藝，一旦編程便無法更改。為了擴(kuò)展電路的功能，在PAL器件中還可以增加不同形式的輸出電路。根據(jù)其輸出結(jié)構(gòu)和反饋方式的不同，可以將它們分為專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)等幾種類型。

①專用輸出結(jié)構(gòu)。專用輸出結(jié)構(gòu)是指PAL的輸出端是一個與或門，其特點是輸出端只能起到輸出的作用。圖1.3所示的結(jié)構(gòu)就是專用輸出結(jié)構(gòu)。

②可編程輸入/輸出結(jié)構(gòu)。可編程輸入/輸出結(jié)構(gòu)是指PAL的輸出端是一個具有可編程控制端的三態(tài)緩沖器，控制端用來控制輸出端是作為輸出端還是作為輸入端使用，如圖1.4所示。

圖1.4PAL的可編程輸入/輸出結(jié)構(gòu)③寄存器輸出結(jié)構(gòu)。寄存器輸出結(jié)構(gòu)在三態(tài)緩沖器和與-或邏輯的輸出之間接進(jìn)了一個寄存器，同時，觸發(fā)器的狀態(tài)又通過互補(bǔ)輸出的緩沖器反饋到與邏輯陣列的輸入端。具有寄存器輸出結(jié)構(gòu)的PAL器件的特點是：與-或邏輯陣列的輸出狀態(tài)可以被存儲起來，可以利用這一特點組成時序邏輯電路。寄存器輸出結(jié)構(gòu)如圖1.5所示。

④異或輸出結(jié)構(gòu)。異或輸出結(jié)構(gòu)的PAL的電路結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)的PAL相似，只是在與-或邏輯陣列的輸出端加入了異或門。圖1.5PAL的寄存器輸出結(jié)構(gòu)

(3)通用陣列邏輯器件(GAL)。PAL器件由于具有工藝簡單、易于編程的特點，所以可以用于小批量生產(chǎn)和實驗室研究，但編程后不可修改的缺點使其在科研上的利用價值大大降低。為了克服這一缺點，在20世紀(jì)80年代初發(fā)明了通用陣列邏輯器件。通用陣列邏輯與PAL器件的基本結(jié)構(gòu)大體相同，但是其采用了懸浮柵工藝，可以通過電擦除改寫編程。另外，通用陣列邏輯器件還給輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元(OLMC，OutputLogicMacroCell)，因此，同一型號的GAL器件可滿足多種不同的需要。通用陣列邏輯的輸出可以根據(jù)需要設(shè)置成正邏輯或負(fù)邏輯，其輸出端是雙向的，即輸出既可以作為輸出端口使用也可以作為輸入端口使用，這大大提高了器件的靈活性和通用性。此外，GAL器件還具有加密功能和鎖定保護(hù)、輸入緩沖、輸出寄存器預(yù)置等功能。

與PAL相比，GAL器件具有以下優(yōu)點：

①有較高的通用性和靈活性。它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。

②利用率高。GAL采用電可擦除CMOS技術(shù)，可以用電壓信號擦除并可重新編程，因此可反復(fù)使用，并使GAL具有高速度、低功耗的優(yōu)點。其編程數(shù)據(jù)可保存20年以上。

(4)可擦除可編程的邏輯器件(EPLD)?？刹脸删幊痰倪壿嬈骷且环N可編程的邏輯器件，根據(jù)工藝不同可以分為兩類：一類是采用UVEPROM工藝的紫外線可擦除EPLD，另一類是采用E2PROM工藝的電可擦除EPLD。

EPROM具有如下特點：

①因為EPLD采用COMS工藝，所以具有速度高(2ns)、功耗低(電流在數(shù)十毫安以下)、抗干擾能力強(qiáng)等特點。

②采用了UVEPROM的EPLD由于使用懸浮柵場效應(yīng)晶體管作為編程單元，所以具有可靠性高、可以改寫、集成度高的特點。采用此工藝的EPLD屬高密度可編程邏輯器件(HDPLD，集成度大于1000門/片)，芯片規(guī)模已達(dá)上萬等效邏輯門。

③與GAL相比，從結(jié)構(gòu)上增加了異步時鐘、異步清除功能，可實現(xiàn)異步時序電路乘積項共享功能，每個宏單元可多達(dá)32個乘積項，輸出級有多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。

④可以實現(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。

⑤具有在系統(tǒng)編程能力，不用編程器，使用方便。

(5)現(xiàn)場可編程門陣列(FPGA)。前面所介紹的PLD電路都采用與-或邏輯陣列和輸出邏輯單元的結(jié)構(gòu)形式，根據(jù)需要還可以加入觸發(fā)器來實現(xiàn)時序邏輯。FPGA的結(jié)構(gòu)形式和上述器件不同，它通過編程將獨(dú)立的可編程邏輯模塊連接起來以實現(xiàn)所需要的邏輯。由于FPGA在結(jié)構(gòu)上擺脫了上述PLD的固定結(jié)構(gòu)所帶來的局限性，所以可以用它來實現(xiàn)多級邏輯功能。另外，它還具有集成度高、使用靈活、管腳數(shù)多的特點。因此，可以使用FPGA實現(xiàn)任何復(fù)雜的邏輯電路。

FPGA的基本結(jié)構(gòu)包括：可編程輸入/輸出模塊(IOB，I/OBlock)、可編程邏輯模塊(CLB，ConfigurableLogicBlock)、可編程的互連資源(IR，InterconnectResource)和用于存放編程數(shù)據(jù)的靜態(tài)存儲器，如圖1.6所示。圖1.6FPGA的基本結(jié)構(gòu)圖由結(jié)構(gòu)圖可以看到，F(xiàn)PGA中的CLB排成陣列，與門陣列中單元的排列方法相似。CLB中包含組合邏輯電路和觸發(fā)器，可以根據(jù)需要設(shè)置成組合邏輯或者時序邏輯。IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周，提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，可根據(jù)需要將它們定義為輸入、輸出或者雙向傳輸信號端。FPGA的互連資源包括各種長度的金屬連線、開關(guān)矩陣(SM，SwitchingMatrices)和一些可編程連接點(PIP，ProgrammableInterconnectPoint)。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對長度分為單線、雙線和長線三種。

FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，將這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計算機(jī)軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。

上面所介紹的各種可編程邏輯器件是實現(xiàn)電子設(shè)計自動化的基礎(chǔ)?；诳删幊踢壿嬈骷脑O(shè)計分為三個步驟：設(shè)計輸入、設(shè)計實現(xiàn)和編程。其設(shè)計流程如圖1.7所示。

設(shè)計輸入是指設(shè)計者將所設(shè)計的系統(tǒng)或電路以編程軟件要求的某種形式表示出來，并送入計算機(jī)的過程。輸入對象通常有原理圖、硬件描述語言和波形圖等多種方式。

在設(shè)計輸入過程中往往需要進(jìn)行功能仿真。功能仿真是指設(shè)計輸入完成以后的邏輯功能驗證，又稱前仿真。它沒有延時信息，對于初步功能檢測非常方便。圖1.7基于可編程邏輯器件的設(shè)計流程從設(shè)計輸入完成以后到編程文件產(chǎn)生的整個編譯、適配過程通常稱為設(shè)計處理或設(shè)計實現(xiàn)，由計算機(jī)自動完成，設(shè)計者只能通過設(shè)置參數(shù)來控制其處理過程。

在編譯過程中，編譯軟件對設(shè)計輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，得到相應(yīng)的PLD網(wǎng)表，進(jìn)行模擬驗證并適當(dāng)?shù)剡x用一個或多個器件自動進(jìn)行適配和布局、布線，經(jīng)過時序仿真后，利用開發(fā)工具根據(jù)生成的版圖生成位流文件，構(gòu)造相應(yīng)的配置數(shù)據(jù)，最后產(chǎn)生編程用的編程文件。在設(shè)計處理實現(xiàn)的過程中需要進(jìn)行時序仿真。時序仿真是指選擇好可編程邏輯器件并完成布局、布線之后進(jìn)行的時序驗證，又稱后仿真或定時仿真。時序仿真可以用來分析系統(tǒng)中各部分的時序關(guān)系以及仿真設(shè)計性能。

編程是指將編程數(shù)據(jù)放到具體的PLD中去，對陣列型PLD來說，是將JED文件“下載”到PLD中去；對FPGA來說，是將位流數(shù)據(jù)文件“配置”到器件中去。

可編程器件(PLD)在ASIC設(shè)計中使用得越來越廣泛，本節(jié)討論過的幾種PLD器件中，普通可編程邏輯器件PAL和GAL結(jié)構(gòu)簡單，具有成本低、速度高等優(yōu)點，但其規(guī)模較小(通常每片只有數(shù)百門)，難以實現(xiàn)復(fù)雜的邏輯?，F(xiàn)場可編程門陣列FPGA將掩膜ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，具有集成度高(每片有數(shù)百萬個門)、靈活性大的特點，若與先進(jìn)的開發(fā)軟件配套使用，則特別方便，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易地轉(zhuǎn)由掩膜ASIC實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。PLD器件已經(jīng)成為研制和開發(fā)數(shù)字系統(tǒng)的理想器件，尤其是FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。一個集成電路產(chǎn)品由提出方案到最終進(jìn)入市場，要經(jīng)過一系列的流程。

首先，相關(guān)的市場部門應(yīng)對芯片的需求情況進(jìn)行調(diào)研，然后研究產(chǎn)品設(shè)計和營銷可行性，確定芯片的功能。

1.3集成電路設(shè)計流程簡介其次，電路設(shè)計工程師根據(jù)功能需求設(shè)計芯片的結(jié)構(gòu)或者行為；仿真工程師對芯片的模塊進(jìn)行驗證，以證明芯片結(jié)構(gòu)或行為的合理性，并將結(jié)果反饋給電路設(shè)計工程師以進(jìn)行相關(guān)的改進(jìn)。這是一個循環(huán)的過程，直到仿真結(jié)果證明芯片結(jié)構(gòu)或行為是合理的，才能進(jìn)行下一步工作，即確定芯片各模塊的結(jié)構(gòu)和門的尺寸，以滿足芯片尺寸和結(jié)構(gòu)方面的要求。各模塊結(jié)構(gòu)和門的尺寸確定以后，下一步的工作就是由版圖設(shè)計工程師進(jìn)行版圖設(shè)計，并進(jìn)行驗證。驗證結(jié)果滿足需要后還要對整個芯片的版圖進(jìn)行后仿真，以驗證版圖在時序方面是否滿足要求。如果滿足時序要求則產(chǎn)生流片所需的數(shù)據(jù)并交付代工廠進(jìn)行流片生產(chǎn)；否則要對版圖進(jìn)行改進(jìn)，直到滿足時序要求為止。

當(dāng)芯片生產(chǎn)出來以后，測試工程師要對芯片進(jìn)行測試，驗證產(chǎn)品是否滿足使用要求(如功耗、可承受的工作溫度等)，并進(jìn)行相關(guān)改進(jìn)。當(dāng)最終的結(jié)果滿足最初的設(shè)計要求后，就可以進(jìn)行大規(guī)模的生產(chǎn)并投入市場。具體的流程如圖1.8所示。圖1.8集成電路設(shè)計流程由圖1.8的集成電路設(shè)計流程可以看到，版