集成電路制造工藝2.1CMOS制造工藝2.2版圖設(shè)計(jì)的概念和方法2.3版圖的繪圖層2.4目錄設(shè)計(jì)規(guī)則2.5CMOS晶體管的版圖2.62.1集成電路制造工藝2.1集成電路制造工藝集成電路的制造是以硅晶圓為基礎(chǔ)的，然后經(jīng)過(guò)一系列生產(chǎn)制造工藝，最終在晶圓上制造出所需要的集成電路，如圖2.1所示。圖2.1加工過(guò)集成電路的12寸硅晶圓2.1集成電路制造工藝2.1集成電路制造工藝

在集成電路設(shè)計(jì)中，電路原理圖、集成電路版圖和器件之間是緊密相連的，如圖2.2所示。集成電路設(shè)計(jì)工程師，首先按照產(chǎn)品的功能要求設(shè)計(jì)出電路原理圖，然后通過(guò)L-Edit版圖編輯器將電路圖轉(zhuǎn)變成集成電路版圖，最后通過(guò)半導(dǎo)體制造工藝技術(shù)制造成集成電路芯片，并經(jīng)過(guò)流片、測(cè)試、封裝成器件。2.1集成電路制造工藝2.1集成電路制造工藝圖2.2電路原理圖、版圖和器件的關(guān)系2.1集成電路制造工藝2.1集成電路制造工藝集成電路的制造工藝十分復(fù)雜，簡(jiǎn)單地說(shuō)，就是在襯底材料（如硅襯底）上，運(yùn)用各種方法形成不同的“層”，并在選定的區(qū)域摻入雜質(zhì)，以改變半導(dǎo)體材料導(dǎo)電性能，形成半導(dǎo)體器件的過(guò)程。這個(gè)過(guò)程需要通過(guò)許多步驟才能完成，從晶圓片到集成電路成品大約需要經(jīng)過(guò)數(shù)百道工序。通過(guò)這復(fù)雜的一道道工序，就能夠在一塊微小的芯片上集成成千上萬(wàn)個(gè)甚至上億個(gè)晶體管，這就是巧奪天工的集成電路制造工藝。集成電路的制造工藝是由多種單項(xiàng)工藝組合而成的，簡(jiǎn)單來(lái)說(shuō)主要的單項(xiàng)工藝通常包括三類：薄膜制備工藝、圖形轉(zhuǎn)移工藝和摻雜工藝。（1）薄膜制備工藝：包括氧化工藝和薄膜淀積工藝。該工藝通過(guò)生長(zhǎng)或淀積的方法，生成集成電路制造過(guò)程中所需的各種材料的薄膜，如金屬層、絕緣層等。2.1集成電路制造工藝2.1集成電路制造工藝（2）圖形轉(zhuǎn)移工藝：包括光刻工藝和刻蝕工藝。從物理上說(shuō)，集成電路是由許許多多的半導(dǎo)體元器件組合而成的，對(duì)應(yīng)在硅晶圓片上就是半導(dǎo)體、導(dǎo)體以及各種不同層上的隔離材料的集合。集成電路制造工藝首先將這些結(jié)構(gòu)以圖形的形式制作在光刻掩膜版上，然后通過(guò)圖形轉(zhuǎn)換工藝就能最終轉(zhuǎn)移到硅晶圓片上。（3）摻雜工藝：包括擴(kuò)散工藝和離子注入工藝，即通過(guò)這些工藝將各種雜質(zhì)按照設(shè)計(jì)要求摻雜到晶圓片的特定位置上，形成晶體管的源漏端以及歐姆接觸（金屬與半導(dǎo)體的接觸）等。通過(guò)一定的順序?qū)ι鲜鰡雾?xiàng)工藝進(jìn)行重復(fù)、組合使用，就形成集成電路的完整制造工藝了。

2.1集成電路制造工藝2.1集成電路制造工藝下面簡(jiǎn)單介紹一下涉及到的半導(dǎo)體工藝：（1）硅晶圓的制備硅晶圓制備流程如圖2.3所示。采用直拉法或者懸浮區(qū)熔法制備不同尺寸型號(hào)的硅單晶錠，經(jīng)過(guò)截?cái)?、滾磨、定位、切片、磨片、倒角、拋光、清洗、檢測(cè)、包裝等工序，生產(chǎn)出待加工的硅晶圓（Wafer），如圖2.4所示。（2）氧化在集成電路制造工藝中，氧化是一項(xiàng)必不可少的工藝。從廣義上說(shuō)，凡是物質(zhì)與氧發(fā)生化學(xué)反應(yīng)生成氧化物的過(guò)程都稱為氧化。容易生長(zhǎng)出高質(zhì)量的硅氧化物（即二氧化硅）是半導(dǎo)體硅材料獲得普遍應(yīng)用的重要原因之一。2.1集成電路制造工藝2.1集成電路制造工藝圖2.3硅晶圓制備流程2.1集成電路制造工藝2.1集成電路制造工藝圖2.4待加工的硅晶圓2.1集成電路制造工藝2.1集成電路制造工藝只要硅暴露在氧氣中，都會(huì)形成二氧化硅。但集成電路制造中用到的二氧化硅是高純度的，需要經(jīng)過(guò)特定工藝即氧化工藝制備。目前常用的工藝是熱氧化方法，即硅晶圓片與含氧物質(zhì)（氧氣、水汽等氧化劑）在高溫下進(jìn)行反應(yīng)從而生成二氧化硅膜。熱氧法的氧化反應(yīng)發(fā)生在硅與二氧化硅交界面處，接觸到的雜質(zhì)少，生成的二氧化硅氧化膜質(zhì)量較高，因此在集成電路制造中通常使用熱氧化法生成氧化膜。根據(jù)氧化劑的不同，熱氧化法主要分為干氧氧化、水汽氧化和濕氧氧化法三種，其中干氧氧化和濕氧氧化是最常用的方法。干氧法采用純氧作為氧化劑，生長(zhǎng)的氧化膜表面干燥、結(jié)構(gòu)致密，光刻時(shí)與光刻膠接觸良好，但氧化速度慢。濕氧氧化的氧化劑是高純水的氧氣，既含有氧，又含有水汽，氧化速度較快，但生成的氧化膜質(zhì)量不如干氧法。在實(shí)際生產(chǎn)過(guò)程中，通常采用干－濕－干相結(jié)合的氧化方式。2.1集成電路制造工藝（3）淀積與氧化（如硅的氧化反應(yīng)生長(zhǎng)二氧化硅）不同，“淀積”專指薄膜形成的過(guò)程中，并不消耗硅晶圓片或襯底材質(zhì)本身。薄膜淀積工藝是一項(xiàng)非常重要的工藝，因?yàn)樗w了晶圓片表面以上部分的所有層的制備和產(chǎn)生，目前已發(fā)展為物理氣相淀積（PVD）和化學(xué)氣相淀積（CVD）兩個(gè)主要的方向。金屬的淀積技術(shù)通常是物理性質(zhì)的，屬于物理氣相淀積，而半導(dǎo)體層和絕緣層的淀積工藝通常屬于化學(xué)氣相淀積。1）物理氣相淀積物理氣相淀積指的是利用某種物理過(guò)程，例如蒸發(fā)或?yàn)R射過(guò)程來(lái)實(shí)現(xiàn)物質(zhì)的轉(zhuǎn)移，即把原子或分子由源轉(zhuǎn)移到襯底表面上，從而淀積形成薄膜。物理氣相淀積的整個(gè)過(guò)程不涉及化學(xué)反應(yīng)，常用的有真空蒸發(fā)和濺射兩種方法。2.1集成電路制造工藝真空蒸發(fā)就是在真空室中，把所要蒸發(fā)的金屬加熱到相當(dāng)高的溫度，使其原子或分子獲得足夠高的能量，脫離金屬材料表面的束縛而蒸發(fā)到真空中，從而淀積在硅晶圓片表面形成一層薄的金屬膜。濺射法是利用帶有電荷的離子在電場(chǎng)中加速后具有一定動(dòng)能的特點(diǎn)，將離子引向被濺射物質(zhì)（被淀積的薄膜材料），轟擊被濺射物質(zhì)使其原子或分子逸出，從而淀積到硅晶圓片上形成薄膜的一種物理氣相淀積方法，這個(gè)過(guò)程就像用石頭用力扔向泥漿中會(huì)濺出很多泥點(diǎn)落在身上一樣。濺射法具有很多優(yōu)于蒸發(fā)法的特點(diǎn)，如可以實(shí)現(xiàn)大面積金屬膜層的均勻淀積、膜層的厚度可控性好等等。2）化學(xué)氣相淀積化學(xué)氣相淀積是把含有構(gòu)成薄膜元素的氣態(tài)反應(yīng)劑引入反應(yīng)室，在晶圓表面發(fā)生化學(xué)反應(yīng)，從而生成所需的固態(tài)薄膜并淀積在其表面。2.1集成電路制造工藝目前，在芯片制造過(guò)程中，大部分所需的薄膜材料，不論是導(dǎo)體、半導(dǎo)體，或是介電材料，都可以用化學(xué)氣相淀積來(lái)制備，如二氧化硅膜、氮化硅膜、多晶硅膜等。它具有淀積溫度低，薄膜成分和厚度易控，薄膜厚度與淀積時(shí)間成正比，均勻性與重復(fù)性好，臺(tái)階覆蓋好，操作方便等優(yōu)點(diǎn)。其中淀積溫度低和臺(tái)階覆蓋好對(duì)超大規(guī)模集成電路的制造十分有利。因此是目前集成電路生產(chǎn)過(guò)程中最重要的薄膜淀積方法。目前常用的有常壓化學(xué)氣相淀積、低壓化學(xué)氣相淀積以及等離子體增強(qiáng)化學(xué)氣相淀積等。3）外延生長(zhǎng)從廣義上說(shuō)，外延也屬于一種薄膜淀積技術(shù)。顧名思義，外延就是“向外延伸”，這是一種特殊的薄膜生長(zhǎng)，特指在單晶襯底上生長(zhǎng)一層新的單晶，即在一定條件下，在制備好的單晶襯底（硅晶圓片）上，沿其原來(lái)晶體的結(jié)晶軸方向，生長(zhǎng)一層導(dǎo)電類型、電阻率、厚度等都符合要求的新單晶層，稱為外延層。2.1集成電路制造工藝根據(jù)外延層與襯底的材料是否相同，可以將外延分為同質(zhì)外延和異質(zhì)外延，若兩者材料相同即為同質(zhì)外延，反之則為異質(zhì)外延；根據(jù)摻雜濃度的不同，可分為正外延和反外延，正外延是指重?fù)诫s襯底上生長(zhǎng)輕摻雜的外延，而反外延是在輕摻雜襯底上生長(zhǎng)重?fù)诫s的外延。外延層除了結(jié)晶方向與襯底單晶一致外，其他特性均可自主選擇，如導(dǎo)電類型、電阻率、厚度等都可以按照新的要求生長(zhǎng)。（4）光刻光刻工藝能刻蝕出多細(xì)的線條直接影響芯片的集成度。工藝線上能夠刻蝕出最細(xì)的線條即為該工藝的特征尺寸，它反應(yīng)了生產(chǎn)線的工藝水平。

2.1集成電路制造工藝光刻工藝的過(guò)程非常復(fù)雜。在進(jìn)行光刻時(shí)，首先需要通過(guò)曝光將光刻掩膜版的圖形精確地復(fù)制到光刻膠上，然后經(jīng)過(guò)顯影后，去掉需要進(jìn)行進(jìn)一步加工那部分的光刻膠（即開(kāi)出窗口），露出下層的待刻材料，然后在未去除的光刻膠的保護(hù)下，對(duì)窗口處待刻材料進(jìn)行刻蝕，得到所需的圖形，為下一步工藝如摻雜等做好準(zhǔn)備。通常將整個(gè)光刻工藝過(guò)程分為底膜處理、涂膠、前烘、曝光、顯影、堅(jiān)膜、刻蝕以及去膠等八個(gè)工藝步驟。（5）刻蝕光刻和刻蝕是兩個(gè)不同的加工工藝，但因?yàn)檫@兩個(gè)工藝只有連續(xù)進(jìn)行，才能完成真正意義上的圖形轉(zhuǎn)移，而且在工藝線上，這兩個(gè)工藝經(jīng)常是放在同一工序，因此，有時(shí)也將這兩個(gè)步驟統(tǒng)稱為光刻。

2.1集成電路制造工藝

刻蝕就是將涂膠前所淀積的薄膜中沒(méi)有被光刻膠（經(jīng)過(guò)曝光和顯影后）覆蓋和保護(hù)的部分去除掉，達(dá)到將光刻膠上的圖形轉(zhuǎn)移到其下層材料上的目的?？涛g工藝主要有濕法刻蝕和干法刻蝕。濕法刻蝕是利用液體化學(xué)試劑與待刻材料反應(yīng)生成可溶性化合物，達(dá)到刻蝕的目的，是一種純化學(xué)腐蝕，具有優(yōu)良的選擇性，但屬于各向同性因此對(duì)線條尺寸控制性差。干法刻蝕是利用等離子體與待刻材料相互作用（物理轟擊和化學(xué)反應(yīng)），從而除去未被光刻膠保護(hù)的材料而達(dá)到刻蝕的目的。目前在圖形轉(zhuǎn)移中，干法刻蝕占據(jù)主導(dǎo)地位。例如，氮化硅、多晶硅、金屬以及合金材料等均采用干法刻蝕技術(shù)，而二氧化硅采用濕法刻蝕技術(shù)，有時(shí)金屬鋁也采用濕法刻蝕技術(shù)。

2.1集成電路制造工藝（6）擴(kuò)散擴(kuò)散是一種原子、分子或離子在高溫驅(qū)動(dòng)下由高濃度區(qū)向低濃度區(qū)運(yùn)動(dòng)的過(guò)程。一直到20世紀(jì)70年代，雜質(zhì)摻雜主要是通過(guò)高溫的擴(kuò)散方式來(lái)完成，雜質(zhì)原子通過(guò)氣相源或摻雜過(guò)的氧化物擴(kuò)散或淀積到硅晶片的表面，這些雜質(zhì)濃度將從表面到體內(nèi)單調(diào)下降，而雜質(zhì)分布主要是由高溫與擴(kuò)散時(shí)間來(lái)決定。在早期制作晶體管和集成電路時(shí)，一般由雜質(zhì)源提供擴(kuò)散到硅晶圓片中的離子，并通過(guò)提高晶圓片的溫度(900℃-1200℃)，使離子擴(kuò)散到所需深度。雜質(zhì)源通常是氣體、液體或是固體。擴(kuò)散的目的是為了控制雜質(zhì)濃度、均勻性和重復(fù)性以及批量生產(chǎn)器件，降低生產(chǎn)成本。擴(kuò)散的方法有很多，如液態(tài)源擴(kuò)散、固態(tài)源擴(kuò)散以及固－固擴(kuò)散等。2.1集成電路制造工藝（7）離子注入相比擴(kuò)散法而言，離子注入法具有加工溫度低、可均勻的大面積注入雜質(zhì)、易于控制等優(yōu)點(diǎn)，已成為超大規(guī)模集成電路的不可缺少的摻雜工藝。離子是原子或分子經(jīng)過(guò)離子化后形成的，它帶有一定量的電荷。離子注入工藝就是在真空系統(tǒng)中，通過(guò)電場(chǎng)對(duì)離子進(jìn)行加速，并利用磁場(chǎng)使其運(yùn)動(dòng)方向改變，從而控制離子以一定的能量注入晶圓片內(nèi)部，從而在所選擇的區(qū)域形成一個(gè)具有特殊性質(zhì)的表面層（即注入層），達(dá)到摻雜的目的。2.2CMOS制造工藝2.2CMOS制造工藝CMOS工藝是在PMOS和NMOS工藝基礎(chǔ)上發(fā)展起來(lái)的。CMOS中的C表示“互補(bǔ)”，即將NMOS器件和PMOS器件同時(shí)制作在同一硅襯底上，制作CMOS集成電路。CMOS集成電路具有功耗低、速度快、抗干擾能力強(qiáng)、集成度高等眾多優(yōu)點(diǎn)。CMOS工藝目前已成為當(dāng)前大規(guī)模集成電路的主流工藝技術(shù)，絕大部分集成電路都是用CMOS工藝制造的。2.2CMOS制造工藝CMOS電路中既包含NMOS晶體管也包含PMOS晶體管，NMOS晶體管是做在P型硅襯底上的，而PMOS晶體管是做在N型硅襯底上的，要將兩種晶體管都做在同一個(gè)硅襯底上，就需要在硅襯底上制作一塊反型區(qū)域，該區(qū)域被稱為“阱”。根據(jù)阱的不同，CMOS工藝分為P阱CMOS工藝、N阱CMOS工藝以及雙阱CMOS工藝。其中N阱CMOS工藝由于工藝簡(jiǎn)單、電路性能較P阱CMOS工藝更優(yōu)，從而獲得廣泛的應(yīng)用。2.2CMOS制造工藝以N阱的CMOS反相器為例，一般工藝流程圖，如圖2.5所示。圖2.5CMOS的一般工藝流程2.2CMOS制造工藝我們使用N阱CMOS工藝來(lái)制作一個(gè)CMOS反相器，其工藝流程如下：第一版：光刻N(yùn)阱。首先在P型硅襯底上生長(zhǎng)一層氧化層，涂上曝光可溶的光刻膠，使用1號(hào)掩膜版，經(jīng)過(guò)曝光、顯影后，確定出N阱的擴(kuò)散區(qū)域，然后腐蝕掉該區(qū)域的氧化層，進(jìn)行N+雜質(zhì)的注入，形成N阱（用于PMOS晶體管）。然后重新生長(zhǎng)薄氧和氮化硅層。第二版：光刻有源區(qū)。并使用2號(hào)掩膜版確定場(chǎng)氧的區(qū)域，以及PMOS、NMOS晶體管的有源區(qū)（即源、柵、漏區(qū)），然后刻蝕掉場(chǎng)氧區(qū)域的氮化硅，再次氧化來(lái)形成場(chǎng)氧（其作用是隔離NMOS和PMOS），以及重新生長(zhǎng)高質(zhì)量的薄氧化層（即柵氧）。第三版：淀積和光刻多晶硅柵。淀積多晶硅，然后使用3號(hào)掩膜版，對(duì)多晶硅進(jìn)行光刻，留下作為柵極的多晶硅，形成CMOS反相器的輸入柵極（PMOS、NMOS晶體管的柵極連接在一起形成輸入柵極）。第四版：P+離子摻雜掩膜版。使用4號(hào)掩膜版，進(jìn)行P+離子的注入，形成PMOS晶體管的有源區(qū)和NMOS晶體管的襯底接觸（該襯底接觸是P2.2CMOS制造工藝型的，用于給NMOS晶體管的襯底接相應(yīng)電位）。第五版：N+離子摻雜掩膜版。使用5號(hào)掩膜版（即4號(hào)掩膜版的負(fù)版），進(jìn)行N+離子的注入，形成NMOS晶體管的有源區(qū)和PMOS晶體管的襯底接觸（該襯底接觸是N型的，用于給N阱接相應(yīng)電位）。然后生長(zhǎng)氧化層。第六版：光刻接觸孔掩膜版。使用6號(hào)掩膜版，光刻出接觸孔的位置，然后腐蝕接觸孔的氧化層，再經(jīng)過(guò)蒸鋁形成晶體管源漏柵以及多晶硅柵的歐姆接觸。第七版：光刻金屬掩膜版。使用7號(hào)掩膜版將不需要的鋁刻除，將PMOS、NMOS晶體管的漏區(qū)相連，形成CMOS反相器的輸出。將兩個(gè)晶體管的柵極引出，作為輸入，并將兩者的源區(qū)和襯底連接形成襯底接觸。第八版：光刻鈍化層掩膜版。淀積一層鈍化保護(hù)層，使用8號(hào)掩膜版光刻鈍化層，僅留下輸入、輸出、電源和地相應(yīng)的接觸孔，作為信號(hào)引出。2.3版圖設(shè)計(jì)的概念和方法2.3.1版圖設(shè)計(jì)的概念版圖是包含集成電路的器件類型、器件尺寸、器件之間的相對(duì)位置以及器件之間的連接關(guān)系等相關(guān)物理信息的圖形。集成電路生產(chǎn)廠商就是根據(jù)這些數(shù)據(jù)來(lái)制造掩膜版的。版圖設(shè)計(jì)是集成電路設(shè)計(jì)和物理制造的中間環(huán)節(jié)，其主要目的是將映射好的電路映射到硅晶圓上進(jìn)行生產(chǎn)。2.3版圖設(shè)計(jì)的概念和方法2.3.2版圖設(shè)計(jì)的方法版圖設(shè)計(jì)在集成電路設(shè)計(jì)流程中位于后端，它是集成電路設(shè)計(jì)的最終目標(biāo)，版圖設(shè)計(jì)的優(yōu)劣直接關(guān)系到芯片工作速度和面積，因此版圖設(shè)計(jì)在集成電路設(shè)計(jì)中起著非常重要的作用。1.版圖設(shè)計(jì)的主要目標(biāo)：（1）滿足電路功能、性能指標(biāo)、質(zhì)量要求；（2）盡可能節(jié)省面積，提高集成度、降低成本；（3）盡可能縮短連線，以減少?gòu)?fù)雜度，縮短延時(shí)，改善可靠性。2.版圖設(shè)計(jì)的主要內(nèi)容：（1）布局：安排各個(gè)晶體管、基本單元、復(fù)雜單元在芯片上的位置；（2）布線：設(shè)計(jì)走線，實(shí)現(xiàn)晶體管間、邏輯門間、單元間的互連；（3）尺寸確定：確定晶體管的尺寸（W/L）、互連尺寸（連線寬度）以及晶體管與互連之間的相對(duì)尺寸等。2.3版圖設(shè)計(jì)的概念和方法2.3.2版圖設(shè)計(jì)的方法版圖設(shè)計(jì)方法的一般流程，如圖2.6所示。圖2.6版圖設(shè)計(jì)方法的流程圖2.4版圖的繪圖層2.4版圖的繪圖層集成電路設(shè)計(jì)的最終結(jié)果是掩膜版圖設(shè)計(jì)，即版圖設(shè)計(jì)。那么什么是版圖設(shè)計(jì)呢？它是根據(jù)電路功能和性能要求，在一定的工藝條件下，按照版圖設(shè)計(jì)有關(guān)規(guī)則約定，設(shè)計(jì)出電路中各種元件的圖形并進(jìn)行排列互連，從而設(shè)計(jì)出一套供集成電路制造工藝中使用的光刻掩模版圖，實(shí)現(xiàn)集成電路設(shè)計(jì)的最終輸出。而集成電路版圖設(shè)計(jì)者的任務(wù)就是創(chuàng)建芯片各個(gè)部分的掩模版圖，因此在設(shè)計(jì)前，必須對(duì)繪圖層有充分的了解。我們知道不同的工藝，在L-Edit中應(yīng)該對(duì)應(yīng)不同的繪圖層。以CMOS反相器的版圖繪制為例，如圖2.7所示。2.4版圖的繪圖層圖2.7CMOS反相器的版圖2.4版圖的繪圖層在繪制CMOS反相器的過(guò)程中，涉及到的繪圖層有哪些？如圖2.8所示。我們可以從三個(gè)角度去學(xué)會(huì)它。1）英語(yǔ)；2）顏色；3）位置。選擇一種最適合自己就是最好的。繪圖層包括：Poly（多晶硅）、有源區(qū)（Active）、Metal1（金屬1）、Metal2（金屬2）、N阱（NWell）、PSelect（P襯底）、NSelect（N襯底）、PolyContact（多晶硅接觸）、ActiveContact（有源區(qū)接觸）、Via（通孔）。我們?cè)诶L制版圖的過(guò)程當(dāng)中，是一層一層來(lái)繪制的，就像立交橋一樣。2.4版圖的繪圖層2.4版圖的繪圖層圖2.8繪圖層2.4版圖的繪圖層2.4版圖的繪圖層選擇繪圖層，可以通過(guò)單擊圖標(biāo)或者選擇下拉菜單欄的兩種方式。（1）多晶硅在集成電路中，MOS晶體管的柵極通常用多晶硅來(lái)進(jìn)行淀積。而且多晶硅還可以用來(lái)進(jìn)行互連，跟金屬一樣可以用來(lái)產(chǎn)生電阻，但是由于多晶硅的電阻比較大而金屬的電阻比較小。因此，金屬可以進(jìn)行任何互連，但是多晶硅僅用于MOS晶體管柵極之間的互連，盡量縮短走線，以免電阻過(guò)大。（2）有源區(qū)MOS晶體管的源區(qū)和漏區(qū)通常由有源區(qū)來(lái)實(shí)現(xiàn)，而MOS晶體管的源極和漏極通常用金屬來(lái)進(jìn)行淀積。2.4版圖的繪圖層2.4版圖的繪圖層（3）金屬金屬通常用來(lái)進(jìn)行集成電路互連。一般情況下，金屬層數(shù)能夠反映集成電路芯片的復(fù)雜程度。就像立交橋一樣，為了滿足日益復(fù)雜的集成電路芯片的設(shè)計(jì)要求，在版圖設(shè)計(jì)過(guò)程中，越來(lái)越多的金屬層用于版圖的繪制，就像立交橋一樣，這樣不僅可以保證集成電路的性能，而且使芯片面積可以越來(lái)越小。相同的金屬層可以直接進(jìn)行互連，而不同的金屬層之間可以通過(guò)通孔來(lái)實(shí)現(xiàn)互連。金屬不僅可以進(jìn)行互連，而且可以用來(lái)進(jìn)行電源線和地線的繪制。注意，在繪制電源線和地線的時(shí)候，金屬層的寬度通常要大于DRC設(shè)計(jì)規(guī)則中定義的最小尺寸，防止電流過(guò)大將金屬線熔斷，造成斷路的現(xiàn)象。2.4版圖的繪圖層2.4版圖的繪圖層（4）N阱目前市場(chǎng)上的硅晶圓都是P襯底的，我們首先要將硅晶圓進(jìn)行氧化隔離，然后開(kāi)窗口。在P襯底上我們可以直接形成NMOS，但是PMOS的形成怎么辦呢？就需要人為的做一個(gè)N阱，將磷離子注入，形成制造PMOS器件所需要的N阱。在版圖繪制過(guò)程中，通過(guò)N阱層來(lái)實(shí)現(xiàn)N阱的繪制。（5）N襯底和P襯底MOS晶體管的有源區(qū)是通過(guò)將N型雜質(zhì)（+5價(jià)的磷離子）或者P型雜質(zhì)（+3價(jià)的硼離子）注入到N襯底或P襯底層形成的。所以，通過(guò)N襯底和P襯底用來(lái)覆蓋有源區(qū)。2.4版圖的繪圖層2.4版圖的繪圖層（6）多晶硅接觸孔多晶硅接觸孔用來(lái)進(jìn)行多晶硅層和金屬層的互連，如圖2.9所示。接觸孔的DRC設(shè)計(jì)規(guī)則尺寸通常為2×2個(gè)單位的正方形。圖2.9多晶硅接觸孔2.4版圖的繪圖層2.4版圖的繪圖層（7）有源區(qū)接觸孔有源區(qū)接觸孔用來(lái)進(jìn)行有源區(qū)層和金屬層的互連，如圖2.10所示。接觸孔的DRC設(shè)計(jì)規(guī)則尺寸通常為2×2個(gè)單位的正方形。圖2.10有源區(qū)接觸孔2.4版圖的繪圖層2.4版圖的繪圖層（8）通孔通孔用來(lái)進(jìn)行金屬層和金屬層的互連，如圖2.11所示。通孔的DRC設(shè)計(jì)規(guī)則尺寸通常為2×2個(gè)單位的正方形。圖2.11通孔2.5設(shè)計(jì)規(guī)則2.5設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則，即在對(duì)用特定工藝制造電路的物理掩膜版圖都必須遵循一系列幾何圖形排列的規(guī)則。版圖設(shè)計(jì)由于器件的物理特性和工藝的限制，芯片上物理層的尺寸必須遵守特定的規(guī)則。這些規(guī)則通常規(guī)定芯片上諸如金屬、多晶硅、有源區(qū)、接觸孔等繪圖層的互連和布局規(guī)則。制定設(shè)計(jì)規(guī)則的主要目的是為了在制造時(shí)能用最小的硅片面積達(dá)到較高的成品率和電路可靠性。2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則工程師在繪制版圖的時(shí)候一定要做非常認(rèn)真仔細(xì)的檢查，即便是這樣還會(huì)存在這樣那樣的問(wèn)題。尤其是目前對(duì)于芯片的規(guī)模及工藝復(fù)雜度來(lái)說(shuō)，只靠版圖設(shè)計(jì)師人工的檢查來(lái)排除掉所有的錯(cuò)誤是一件非常困難的事情。況且，任何一點(diǎn)細(xì)微的錯(cuò)誤都會(huì)造成整個(gè)芯片的失效，從而付出的昂貴的代價(jià)。因此，版圖設(shè)計(jì)完成后，還需要一系列的檢查和驗(yàn)證，來(lái)證明設(shè)計(jì)出的集成電路版圖可以進(jìn)行流片生產(chǎn)。版圖驗(yàn)證包括：設(shè)計(jì)規(guī)則檢查（DRC，DesignRuleCheck）、電學(xué)規(guī)則檢查（ERC，ElectronicRuleCheck）、電路圖與版圖一致性檢查L(zhǎng)VS（LayoutVersusSchematic）2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則（1）DRC規(guī)則驗(yàn)證DRC規(guī)則驗(yàn)證：幾何設(shè)計(jì)規(guī)則驗(yàn)證，對(duì)IC版圖做幾何空間檢查，以確保線路能夠被特定的工藝加工實(shí)現(xiàn)。版圖設(shè)計(jì)的工程師，在繪制版圖之前，都會(huì)研究并確定該集成電路芯片所采用的工藝，然后調(diào)研并聯(lián)系生產(chǎn)工藝廠商，根據(jù)生產(chǎn)工藝廠商提供的設(shè)計(jì)規(guī)則。有了DRC驗(yàn)證設(shè)計(jì)規(guī)則文件，我們就可以開(kāi)始進(jìn)行版圖繪制了。設(shè)計(jì)規(guī)則保證了芯片的可制造性，保證了我們版圖中所畫(huà)的圖形在該工藝中都是可實(shí)現(xiàn)的，同時(shí)也可以保證較高的成品率以提高我們產(chǎn)品的利潤(rùn)。因此我們?cè)诎鎴D繪制完成后，首先要進(jìn)行DRC規(guī)則驗(yàn)證。2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則選擇命令Tools→DRC，在運(yùn)行的過(guò)程中，可以看到被檢查單元的名字、使用設(shè)計(jì)規(guī)則文件的名字、當(dāng)前正在檢查的設(shè)計(jì)規(guī)則的名字、使用時(shí)間、估計(jì)要做完全部檢查所剩余的時(shí)間以及已經(jīng)完成的設(shè)計(jì)規(guī)則檢查數(shù)量。運(yùn)行結(jié)束后，對(duì)每一個(gè)檢查出來(lái)的錯(cuò)誤，會(huì)將規(guī)則名、錯(cuò)誤總數(shù)和被檢查的單元全部列在DRC錯(cuò)誤導(dǎo)航窗口中，如圖2.12所示。在錯(cuò)誤導(dǎo)航中，找到DRC錯(cuò)誤的規(guī)則，打開(kāi)模型樹(shù)，進(jìn)行雙擊，就會(huì)將DRC錯(cuò)誤標(biāo)記在版圖中，如圖2.13所示。關(guān)閉錯(cuò)誤導(dǎo)航窗口，并根據(jù)DRC規(guī)則文件進(jìn)行修改版圖即可。重新進(jìn)行DRC驗(yàn)證，直到?jīng)]有任何錯(cuò)誤為止。2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則圖2.12DRC錯(cuò)誤導(dǎo)航窗口2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則圖2.13標(biāo)記DRC錯(cuò)誤2.5版圖設(shè)計(jì)規(guī)則2.5版圖設(shè)計(jì)規(guī)則

基本設(shè)計(jì)規(guī)則主要包括：線寬規(guī)則（Width）、間距規(guī)則（Spacing）、交疊規(guī)則（Overlap）、圍繞規(guī)則（Enclosure）、伸出規(guī)則（Extension）。設(shè)計(jì)規(guī)則通常由兩種表示方法：一種是以λ（Lambda）為單位的設(shè)計(jì)規(guī)則，另一種是以μm為單位的設(shè)計(jì)規(guī)則。以λ為單位的設(shè)計(jì)規(guī)則是把尺寸定義為λ的倍數(shù)，λ的取值由工藝決定。下面主要介紹以λ為單位的設(shè)計(jì)規(guī)則。（1）線寬規(guī)則（Width）線寬規(guī)則規(guī)定了繪圖層的最小寬度，如圖2.14所示。對(duì)于多晶硅繪圖層來(lái)說(shuō)，DRC文件英文版規(guī)定：PolyMinimumWidth<2Lambda。翻譯過(guò)來(lái)就是：多晶硅的最小寬度為2Lambda。2.5版圖設(shè)計(jì)規(guī)則（2）間距規(guī)則（Spacing）線寬規(guī)則規(guī)定了繪圖層之間的最小距離，可以指同一繪圖層，如圖2.16（a），也可以指不同繪圖層，如圖2.16（b）所示。對(duì)于金屬繪圖層之間的間距來(lái)說(shuō)，DRC文件英文版規(guī)定：Metal1toMetal1Spacing<3Lambda。翻譯過(guò)來(lái)就是：金屬1到金屬1的最小間距為3Lambda。對(duì)于多晶硅和有源區(qū)繪圖層之間的間距來(lái)說(shuō)，DRC文件英文版規(guī)定：PolytoActiveSpacing<1Lambda。翻譯過(guò)來(lái)就是：多晶硅到有源區(qū)的最小間距為3Lambda。2.5版圖設(shè)計(jì)規(guī)則圖2.14線寬規(guī)則

圖2.15間距規(guī)則（a）同一繪圖層

（b）不同繪圖層2.5版圖設(shè)計(jì)規(guī)則（3）交疊規(guī)則（Overlap）交疊有兩種形式：一種是幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長(zhǎng)度（Overlap），另一種是幾何圖形外邊界到另一圖形內(nèi)邊界長(zhǎng)度（Enclosure），如圖2.16所示。

對(duì)于多晶硅繪圖層來(lái)說(shuō)，DRC文件英文版規(guī)定：FieldPolyOverlapofPolycnt<1.5Lambda。翻譯過(guò)來(lái)就是：多晶硅包圍多晶硅接觸孔的最小距離為1.5Lambda，如圖2.17所示。圖2.16交疊規(guī)則2.5版圖設(shè)計(jì)規(guī)則（4）伸出規(guī)則（Extension）。伸出規(guī)則規(guī)定了繪圖層伸出另外一種繪圖層邊界的距離，如圖2.18所示。對(duì)于多晶硅繪圖層伸出有源區(qū)繪圖層來(lái)說(shuō)，DRC文件英文版規(guī)定：GateExtensionoutofActive<2Lambda。翻譯過(guò)來(lái)就是：多晶硅伸出有源區(qū)的最小距離為2Lambda。圖2.17多晶硅交疊多晶硅接觸孔2.5版圖設(shè)計(jì)規(guī)則最簡(jiǎn)單的設(shè)計(jì)規(guī)則包括幾個(gè)圖形或者幾何圖形之間的線寬、間距、交疊、圍繞、伸出，具體的設(shè)計(jì)規(guī)則定義取決于流片的芯片制造廠提供的規(guī)范。圖2.18伸出規(guī)則2.5版圖設(shè)計(jì)規(guī)則（2）LVS規(guī)則驗(yàn)證LVS規(guī)則驗(yàn)證：電路圖與版圖一致性檢查，即用LVS比較器來(lái)比較版圖與電路圖所表述的電路是否相同。采用S-Edit畫(huà)的電路圖是做過(guò)仿真分析的，能夠保證功能及性能的正確。但是最終我們畫(huà)的版圖是要送到工廠進(jìn)行流片的。因此我們必須保證版圖中的器件類型、尺寸及連接關(guān)系與電路圖是完全一致的，這樣我們做出來(lái)的芯片才能夠保證與電路圖一樣的功能及性能。因此，我們?cè)诎鎴D的DRC檢查之后，要進(jìn)行LVS檢查來(lái)保證版圖與電路的一致性。（3）ERC規(guī)則驗(yàn)證ERC規(guī)則驗(yàn)證：主要檢測(cè)電路中的節(jié)點(diǎn)連接錯(cuò)誤并進(jìn)行天線規(guī)則檢查。由于許多節(jié)點(diǎn)連接錯(cuò)誤在做LVS規(guī)則檢測(cè)時(shí)就可以被檢查到，因此ERC檢查是可以選擇的，有時(shí)候可以直接將ERC規(guī)則檢查直接嵌入在DRC規(guī)則檢查中。主要檢查的內(nèi)容有以下五種：1）天線規(guī)則檢查；2）非法器件檢查；3）節(jié)點(diǎn)開(kāi)路；4）節(jié)點(diǎn)短路；5）孤立接觸孔2.5版圖設(shè)計(jì)規(guī)則版圖繪制要根據(jù)一定的設(shè)計(jì)規(guī)則來(lái)進(jìn)行，也就是說(shuō)一定要通過(guò)DRC檢查。編輯好的版圖通過(guò)了設(shè)計(jì)規(guī)則的檢查后，有可能還有錯(cuò)誤，這些錯(cuò)誤不是由于違反了設(shè)計(jì)規(guī)則，而是可能與實(shí)際線路圖不一致造成的。例如，版圖中少連接了一條金屬線，就會(huì)對(duì)整個(gè)集成電路芯片來(lái)說(shuō)造成致命的問(wèn)題，因此沒(méi)有DRC問(wèn)題的版圖還要通過(guò)LVS驗(yàn)證。編輯好的版圖通過(guò)寄生參數(shù)提取程序來(lái)提取出電路的寄生參數(shù)，電路仿真程序可以調(diào)用這個(gè)數(shù)據(jù)來(lái)進(jìn)行后仿真。2.6CMOS晶體管的版圖2.6.1NMOS晶體管的版圖設(shè)計(jì)使用L-Edit畫(huà)PMOS晶體管，具體步驟如下（1）打開(kāi)L-Edit程序，選擇快捷鍵（2）另存為新文件：選擇File→SaveAs命令，如圖2.19所示。打開(kāi)對(duì)話框“另存為”，在“保存在”下拉列表框中選擇存儲(chǔ)目錄，在“文件名”文本框中輸入新文件的名稱，例如nmos.tdb。圖2.19另存新文件2.6CMOS晶體管的版圖（3）代替設(shè)定：選擇File→ReplaceSetup命令，如圖2.20所示。單擊出現(xiàn)的對(duì)話框的Fromfile下拉列表右側(cè)的Browser按鈕，選擇D：\TannerEDA\L-Edit11.1\Samples\SPR\example1\lights.tdb文件，如圖2.20所示。再單擊OK完成。圖2.20代替設(shè)置2.6CMOS晶體管的版圖圖2.21文件目錄2.6CMOS晶體管的版圖接下來(lái)會(huì)出現(xiàn)一個(gè)警告對(duì)話框，如圖2.22所示。單擊確定按鈕，就可以將lights.tdb文件的設(shè)定選擇性應(yīng)用在目前編輯的文件，包括格點(diǎn)設(shè)定、繪圖層設(shè)定等。圖2.22警告對(duì)話框2.6CMOS晶體管的版圖（4）設(shè)計(jì)環(huán)境設(shè)定：繪制布局圖，必須要有確實(shí)的大小，因此要繪圖前先要確定或設(shè)定坐標(biāo)與實(shí)際長(zhǎng)度的關(guān)系。選擇Setup→Design命令，如圖2.23所示，打開(kāi)SetupDesign對(duì)話框，在Technology選項(xiàng)卡中出現(xiàn)使用技術(shù)的名稱、單位與設(shè)定，設(shè)定值如圖2.24所示。圖2.24Technology選項(xiàng)卡圖2.23環(huán)境設(shè)定2.6CMOS晶體管的版圖

在Grid選項(xiàng)卡中可進(jìn)行格點(diǎn)顯示設(shè)定，鼠標(biāo)停格設(shè)定與坐標(biāo)單位設(shè)定，在Majordisplaygrid：設(shè)定值為10Lambda，即設(shè)定顯示的主要格點(diǎn)間距等與10個(gè)Lambda。在Suppressmajorgridif：文本框中設(shè)定當(dāng)格點(diǎn)距離小于20個(gè)像素點(diǎn)時(shí)不顯示，在Minordisplayedgrid：設(shè)定值為1Lambda，即設(shè)定顯示的小格點(diǎn)間距等于1個(gè)Lambda。在Suppressminorgridif：文本框中設(shè)定當(dāng)格點(diǎn)距離小于8個(gè)像素時(shí)不顯示，在Cursortype：設(shè)定鼠標(biāo)光標(biāo)顯示為Snapping，在Mousesnapgrid：設(shè)定鼠標(biāo)鎖定的格點(diǎn)為0.5個(gè)Lambda，在Manufacturinggrid：設(shè)定為0.25個(gè)Lambda，設(shè)定值如圖2.25所示。2.6CMOS晶體管的版圖圖2.25Grid選項(xiàng)卡2.6CMOS晶體管的版圖

（5）繪制Poly圖層：L-Edit的Poly繪圖層是定義生長(zhǎng)多晶硅的，根據(jù)DRC規(guī)則，Poly繪圖層的最小寬度為2個(gè)Lambda。在繪圖層中單擊Poly快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出2×10個(gè)Lambda的版圖，如圖2.26所示。圖2.26Poly繪圖層2.6CMOS晶體管的版圖

（6）繪制ActiveContact圖層：NMOS的源極區(qū)和漏極區(qū)作為源極和漏極要接上電極，才能在其上加入偏壓。各元件之間的信號(hào)傳遞，也要靠金屬線進(jìn)行互連，在最底層是金屬層以Metal1繪圖層表示。在金屬層制作之前，元件會(huì)被沉積上一層絕緣層，為了讓金屬能接觸至擴(kuò)散區(qū)，漏極和源極必須在絕緣層上刻蝕出一個(gè)接觸孔，以L-Edit的ActiveContact繪圖層是定義接觸孔，根據(jù)DRC規(guī)則，ActiveContact繪圖層的尺寸為2×2個(gè)Lambda。在繪圖層中單擊ActiveContact快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出2×2個(gè)Lambda的版圖，如圖2.27所示。圖2.27ActiveContact繪圖層2.6CMOS晶體管的版圖

（7）繪制Metal1圖層：NMOS的源極和漏極要接上電極，才能在其上加入偏壓。各元件之間的信號(hào)傳遞，也要靠金屬線進(jìn)行互連，以L-Edit的Metal1繪圖層是定義金屬線，根據(jù)DRC規(guī)則，Metal1繪圖層的最小寬度為3個(gè)Lambda，并且要包圍ActiveContact繪圖層最小1個(gè)Lambda。在繪圖層中單擊Metal1快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出4×4個(gè)Lambda的版圖，如圖2.28所示。圖2.28Metal1繪圖層2.6CMOS晶體管的版圖（8）繪制Active圖層：L-Edit的Active繪圖層是定義NMOS的范圍，Active以外的地方是厚氧化層區(qū)，但是需要注意的是NMOS的Active繪圖層一定要畫(huà)在NSelect繪圖層內(nèi)部，根據(jù)DRC規(guī)則，Active繪圖層的最小寬度為3個(gè)Lambda，并且要包圍ActiveContact繪圖層最小3個(gè)Lambda。在繪圖層中單擊Active快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出6×14個(gè)Lambda的版圖，如圖2.29所示。圖2.29Active繪圖層2.6CMOS晶體管的版圖

（9）繪制NSelect圖層：繪制完了Active繪圖層之后，需要繪制NSelect與Active繪圖層重疊，L-Edit的NSelect繪圖層是定義N型襯底的范圍，但是需要注意的是NMOS的NSelect繪圖層一定要畫(huà)在Active繪圖層外部，根據(jù)DRC規(guī)則，NSelect繪圖層要包圍Active繪圖層最小2個(gè)Lambda。在繪圖層中單擊NSelect快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出10×18個(gè)Lambda的版圖，如圖2.30所示。圖2.30NMOS版圖NMOS晶體管的版圖設(shè)計(jì)完成之后，單擊保存按鈕，并選擇Tools→DRC菜單命令，運(yùn)行DRC規(guī)則驗(yàn)證，如果出現(xiàn)錯(cuò)誤，修改版圖編輯，直至DRC驗(yàn)證0errors（沒(méi)有錯(cuò)誤）為止。2.6CMOS晶體管的版圖

2.6.2PMOS晶體管的版圖設(shè)計(jì)使用L-Edit畫(huà)PMOS晶體管，具體步驟如下（1）打開(kāi)L-Edit程序，選擇快捷鍵（2）另存為新文件：選擇File→SaveAs命令，如圖2.31所示。打開(kāi)對(duì)話框“另存為”，在“保存在”下拉列表框中選擇存儲(chǔ)目錄，在“文件名”文本框中輸入新文件的名稱，例如pmos.tdb。圖2.31另存新文件2.6CMOS晶體管的版圖

（3）代替設(shè)定：選擇File→ReplaceSetup命令，如圖2.32所示。單擊出現(xiàn)的對(duì)話框的Fromfile下拉列表右側(cè)的Browser按鈕，選擇D：\TannerEDA\L-Edit11.1\Samples\SPR\example1\lights.tdb文件，如圖2.33所示。再單擊OK完成。圖2.32代替設(shè)置2.6CMOS晶體管的版圖接下來(lái)會(huì)出現(xiàn)一個(gè)警告對(duì)話框，如圖2.34所示。單擊確定按鈕，就可以將lights.tdb文件的設(shè)定選擇性應(yīng)用在目前編輯的文件，包括格點(diǎn)設(shè)定、繪圖層設(shè)定等。圖2.33文件目錄圖2.34警告對(duì)話框2.6CMOS晶體管的版圖（4）設(shè)計(jì)環(huán)境設(shè)定：繪制布局圖，必須要有確實(shí)的大小，因此要繪圖前先要確定或設(shè)定坐標(biāo)與實(shí)際長(zhǎng)度的關(guān)系。選擇Setup→Design命令，如圖2.35所示，打開(kāi)SetupDesign對(duì)話框，在Technology選項(xiàng)卡中出現(xiàn)使用技術(shù)的名稱、單位與設(shè)定，設(shè)定值如圖2.36所示。圖2.35環(huán)境設(shè)定圖2.36Technology選項(xiàng)卡2.6CMOS晶體管的版圖在Grid選項(xiàng)卡中可進(jìn)行格點(diǎn)顯示設(shè)定，鼠標(biāo)停格設(shè)定與坐標(biāo)單位設(shè)定，在Majordisplaygrid：設(shè)定值為10Lambda，即設(shè)定顯示的主要格點(diǎn)間距等與10個(gè)Lambda。在Suppressmajorgridif：文本框中設(shè)定當(dāng)格點(diǎn)距離小于20個(gè)像素點(diǎn)時(shí)不顯示，在Minordisplayedgrid：設(shè)定值為1Lambda，即設(shè)定顯示的小格點(diǎn)間距等于1個(gè)Lambda。在Suppressminorgridif：文本框中設(shè)定當(dāng)格點(diǎn)距離小于8個(gè)像素時(shí)不顯示，在Cursortype：設(shè)定鼠標(biāo)光標(biāo)顯示為Snapping，在Mousesnapgrid：設(shè)定鼠標(biāo)鎖定的格點(diǎn)為0.5個(gè)Lambda，在Manufacturinggrid：設(shè)定為0.25個(gè)Lambda，設(shè)定值如圖2.37所示。圖2.37Grid選項(xiàng)卡2.6CMOS晶體管的版圖（5）繪制Poly圖層：L-Edit的Poly繪圖層是定義生長(zhǎng)多晶硅的，根據(jù)DRC規(guī)則，Poly繪圖層的最小寬度為2個(gè)Lambda。在繪圖層中單擊Poly快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出2×10個(gè)Lambda的版圖，如圖2.38所示。圖2.38Poly繪圖層2.6CMOS晶體管的版圖

（6）繪制ActiveContact圖層：PMOS的源極區(qū)和漏極區(qū)作為源極和漏極要接上電極，才能在其上加入偏壓。各元件之間的信號(hào)傳遞，也要靠金屬線進(jìn)行互連，在最底層是金屬層以Metal1繪圖層表示。在金屬層制作之前，元件會(huì)被沉積上一層絕緣層，為了讓金屬能接觸至擴(kuò)散區(qū)，漏極和源極必須在絕緣層上刻蝕出一個(gè)接觸孔，以L-Edit的ActiveContact繪圖層是定義接觸孔，根據(jù)DRC規(guī)則，ActiveContact繪圖層的尺寸為2×2個(gè)Lambda。在繪圖層中單擊ActiveContact快捷鍵，選擇Drawing繪圖工具快捷鍵，在編輯窗口繪制出2×2個(gè)Lambda的版圖，如圖2.39所示。圖2.39ActiveContact繪圖層2.6CMOS晶體管的版圖

（7）繪制Metal1圖層：PMOS的源極和漏極要接上電極，才能在其上加入偏壓。各元件之間的信號(hào)傳遞，也要靠金屬線進(jìn)行互連，以L-Edit的Metal1繪圖層是定義金屬線，根據(jù)DRC規(guī)則，Metal1繪圖層的最小寬度為3個(gè)Lambda，并且要包圍ActiveContact繪圖層最小1個(gè)Lambda。在繪圖層中單擊Metal1快捷鍵，選擇Drawi