半導(dǎo)體存儲器占據(jù)著半導(dǎo)體行業(yè)市場的半壁江山，從DDR內(nèi)存芯片市場來追，并于2019年發(fā)布自主研發(fā)的DDR4芯片并正式量產(chǎn)。DDR4數(shù)據(jù)傳輸速率也由一開始的1600Mbps到現(xiàn)在的3200Mbps,更高的傳輸率帶來的也將是更復(fù)innovus工具，完成了DDR4的后端設(shè)計，包括布圖規(guī)劃、電源規(guī)劃、布局、時面積及DDR路徑對齊要求等規(guī)劃出合理的芯片尺寸、硬宏的位置等信息，并對關(guān)鍵信號采用高層走線進(jìn)行customroute,減小其延時。電源規(guī)劃階段，完成PG的特點，為6T的模塊覆蓋P48標(biāo)識層，并對M1和M2電源軌道進(jìn)行平行孔設(shè)計。Signoff驗證階段進(jìn)行DDR剩余的點對路徑對齊和剩余DRC進(jìn)行深度的剖析并修復(fù)本文采用了臺積電的12nm工藝，最終完成了Synopsys架構(gòu)32位DDR4的后端設(shè)計，芯片最終尺寸為1438x3452μm,面積4.96mm2,芯片總門數(shù)160萬，DDR_CLK主頻800MHz,在標(biāo)準(zhǔn)工作電壓0.8V下總功耗0.8Watt,最高數(shù)據(jù)高達(dá)傳輸率3200Mbps。關(guān)鍵詞：DDR,TSMC12nm,SemiconductormemoryoccupieshalfofthesemicondtheofDDRchipmarket,Samsung,SKHynixandM3200Mbps,.HighertransmisandmorecomplexinICbacThispapertakestheICback-enddesignofSynopsysarchitecturICback-enddesignofDDR4iscompleted,includingfloorplan,clocktreesynthesis,route,post_routeandsignoffcheck.Inthefloorplanphase,thelocationofthehardmacroisdeterminedwithfullconsiderationoftheperformanceofplanningstage,completethedivisionofPGarea,PG密度inspectioflip-chippackages.InthecriticalCTmethodstopreventandrepairantennaeffectandcrosstalkfor6trackmoduleaccordingtotparallelviaofpowersupplyformetallayers1andmetallayers2.InthesignoffphaFocusonthein-depthanalysissignoffisalsocompleted.designof32-bitDDR4ofSynopsyshigh-endarchitectu3452μm.Underthevoltageof0.8V,thetotalpowerconsumptionofthechipis0.8watts.Finally,duetothefrequencyof800MHz,thehighestdatatransmissionrateofthechipKeywords:DDR,TSMC12nm,ICback-end縮略詞對照表縮略詞英文全稱中文對照雙倍速率power/ground電源和地AccessMemory同步動態(tài)隨機(jī)存儲時鐘樹綜合設(shè)計交換格式物理庫可制造性設(shè)計可測試性設(shè)計標(biāo)準(zhǔn)寄生參數(shù)設(shè)計規(guī)則檢查設(shè)計規(guī)則違例工程指令更改電子設(shè)計自動化電遷移電氣規(guī)則檢查集成電路版圖電路圖比對多模式多工藝角NDR非默認(rèn)規(guī)則片上偏差設(shè)計約束文件信號完整性靜態(tài)時序分析違例值總和最大違例值多項目晶圓雙重圖形掩摸技術(shù)I第一章緒論 11.1論文研究背景及意義 11.1.1數(shù)字集成電路后端研究背景 11.1.2DDR研究背景 11.1.3研究意義 21.2國內(nèi)外研究現(xiàn)狀 21.3研究內(nèi)容及設(shè)計指標(biāo) 31.3.1研究內(nèi)容 31.3.2設(shè)計指標(biāo) 41.4論文章節(jié)安排 4 72.1DDR結(jié)構(gòu)及系統(tǒng)綜述 7 8 8 92.2DDR關(guān)鍵技術(shù) 2.2.1預(yù)取技術(shù) 2.2.2DDR的差分時鐘技術(shù) 2.2.3延遲鎖定回路(DLL) 2.3本章小結(jié) 第三章數(shù)字集成電路后端設(shè)計流程及12nm工藝簡介 3.1數(shù)字集成電路后端設(shè)計流程 3.2數(shù)字集成電路后端設(shè)計使用的EDA工具 3.312nm設(shè)計工藝及技術(shù)簡介 3.3.1雙重圖形掩膜技術(shù) 3.3.2可制造性設(shè)計 3.3.3低功耗技術(shù) 3.3.4可測試性設(shè)計 3.4本章小結(jié) 第四章DDR布圖布線設(shè)計 4.1數(shù)據(jù)準(zhǔn)備 4.2布圖規(guī)劃 Ⅱ4.2.1布圖規(guī)劃方案 234.2.2I/O單元的類型與布局 4.2.3硬宏物理位置規(guī)劃 244.2.4特殊信號布線規(guī)劃 284.2.5物理單元規(guī)劃 4.2.6bump規(guī)劃與RDL設(shè)計 4.3電源規(guī)劃 4.3.1IP區(qū)域電源規(guī)劃 4.3.2core區(qū)域電源規(guī)劃 4.4布局 4.4.1預(yù)布局規(guī)劃 4.4.2布局優(yōu)化 424.4.3布局結(jié)果分析 434.5時鐘樹綜合 4.5.1時鐘樹綜合解析 4.5.2DDR時鐘結(jié)構(gòu)分析及優(yōu)化方案 484.5.3創(chuàng)建時鐘偏斜組 4.5.4創(chuàng)建平衡時鐘樹組 524.5.6DDRCTS優(yōu)化后結(jié)果分析 4.6布線 4.6.1全局布線 4.6.2細(xì)節(jié)布線 4.6.3天線效應(yīng) 4.6.4布線中的信號完整性 4.6.5特殊信號布線 4.6.6布線結(jié)果分析 4.7布線后優(yōu)化 4.7.1布線后優(yōu)化基本流程 4.7.2模塊布線完成后最終結(jié)果 4.8signoff前數(shù)據(jù)準(zhǔn)備 4.9本章小結(jié) 第五章DDR模塊signoff及ECO 5.3signoffdummy設(shè)計 5.3.1dummymetal與寄生參數(shù)的抽取 67 5.4.1OCV介紹及timingsignoff的OCV 5.4.2timingsignoff標(biāo)準(zhǔn) 5.4.3路徑對齊檢查及修復(fù) 5.4.4DRV違例及修復(fù) 5.4.6噪聲違例及修復(fù)方法 5.4.7timing外部違例 5.5形式驗證 5.6PVsignoff 5.6.1LVS檢查 5.6.2ANT檢查 5.6.3DRC檢查 5.7芯片最終質(zhì)量與版圖 5.8本章小結(jié) 第六章工作總結(jié)與展望 6.1總結(jié) 6.2展望 參考文獻(xiàn) 發(fā)表論文和參與科研情況 發(fā)表軟件著作權(quán)情況 971第一章緒論1.1論文研究背景及意義年6月，三星宣布3nm芯片量產(chǎn)，成為全球第一個量產(chǎn)3nm芯片的制造廠商。藝制程預(yù)計在2025年下半年量產(chǎn)。隨著工藝節(jié)點來到12nm/7nm/5nm/3nm,芯芯片后端設(shè)計，也被稱為芯片物理設(shè)計，是芯片由RTL代碼到GDSII版圖慮，即需要綜合考慮芯片的PPA(power、per同時還需要考慮DFM,良率等等，且工藝越先進(jìn)，需要考慮的因素也越多。其使用類型可將其分為只讀型存儲器(ROM)和隨機(jī)型存取存儲器(RAM),本展，從SIMM到EDODRAM再到SDRAM直至現(xiàn)在的DDR,2DRAM是存儲器市場規(guī)模最大的芯片，2018年DRAM市場規(guī)模已超過1000億美元，早在2011年初，三星電子就已經(jīng)完成DDR4規(guī)格內(nèi)存的開發(fā)，下半年固態(tài)技術(shù)協(xié)會(JEDEC,JointElectronDeviceEngineeringCou擁有絕對的優(yōu)勢，據(jù)統(tǒng)計數(shù)據(jù)，三大巨頭2021年市占比甚至超過90%。中國臺本論文便是基于上述背景下通過對基于12nm工藝的DDR后端布圖布線設(shè)后端設(shè)計及DDR后端設(shè)計的各種難點，尤其是時鐘樹綜合方案以及DDR的路徑對齊，并提出相應(yīng)解決方案，為先進(jìn)工藝下的DDR后端設(shè)計提供了寶貴的設(shè)SDRSDRAM自問世以來以其強(qiáng)大的性能和極高的性價比迅速獲得了各大發(fā)布的奔騰2、奔騰3與奔騰4處理器，還有同時期AMD公司的K6與K7處理器都支持SDRSDRAM作為官方內(nèi)存。后來更新優(yōu)化性能更強(qiáng)的DDRSDRAM與SDRSDRAM的存儲原理一致，但是DDRSDRAM內(nèi)存可在時鐘周期的上升沿與下降沿各傳輸一次數(shù)據(jù)，這就意味著在核心頻率相同的情況下，DDRSDRAM的傳輸速率是SDRSDRAM的兩倍[5],也就是DDR下一代DDR2更是采用了4位預(yù)取技術(shù)，相比于DDR傳輸速率再次翻倍，且工作電壓降到1.8V,功耗也有所降低。待DDR3問世時，JEDEC協(xié)會正式推出DDR3SDRAM規(guī)范，又得益于工藝的進(jìn)步，DDR3達(dá)到了8位預(yù)取，且電壓降到1.5VI?],進(jìn)一步降低了功耗，并采用了根據(jù)溫度的自刷新，局部時至2011年1月，三星電子宣布完成DDR4DRAM模塊的制造和測試，采3用30nm級工藝，數(shù)據(jù)傳輸率為2133Mbps,運作電壓在1.2V,這預(yù)示著DDR4的時代即將來臨。直到2014年，首款支持DDR4內(nèi)存的是英特爾旗艦級x99平臺問世，起跳頻率為1600MHz,DDR4產(chǎn)品陸續(xù)上市。隨著2015年8月，英特爾發(fā)布Skylake處理器和100系列主板，DDR4開始真正走向大眾，也標(biāo)志著DDR4時代的到來。隨著Intel和AMD的處理器競爭越演愈烈，內(nèi)存的性能成為新的瓶頸，2018年美光、三星等內(nèi)存廠商開始研發(fā)DDR5產(chǎn)品，至2019年各大廠商開始量產(chǎn)DDR5內(nèi)存，而且DDR5起跳頻率更是高達(dá)3800MHz。從1998年三星生產(chǎn)出最早的商用DDRSDRAM芯片到現(xiàn)在，已經(jīng)過去了20多年，DDR市場形成了以三星，海力士，美光為巨頭的壟斷市場。而且目前DDR6也已經(jīng)進(jìn)入到研發(fā)階段。但時至2022年，DDR4依然占據(jù)市場的半邊江山，與DDR3相比，DDR4的工作電壓從1.5V降到1.2V這意味著功耗更低，發(fā)熱量更小了。速度方面，DDR4從1600MHz起跳，最高速度可達(dá)3200MHz,接近DDR3的三倍。1.2V本論文是基于TSMC12nm的Synopsys架構(gòu)DDR4后端設(shè)計，研究內(nèi)容主要包括DDR4的結(jié)構(gòu)組成DDRPHY、memorycontroller、PUB及其功能，數(shù)字集成電路后端設(shè)計的流程及12nm工藝的特點并完成了DDR的后端設(shè)計，對設(shè)計中遇到的問題和困難進(jìn)行了深入的研究。通過詳細(xì)的研究Synopsys提供的DDR4文檔，結(jié)合文檔完成DDR模塊的4 (CTS)、布線(routing)、布線后優(yōu)化(postroute)及模塊signoff,并對每一步進(jìn)行了詳細(xì)的研究分析。同時深入的研究了DDR在后端設(shè)計中的難點包括時鐘的時序違例進(jìn)行手動修復(fù)，提出手動時序修復(fù)的完整方法，并對剩余的DRC進(jìn)行詳細(xì)的分析，結(jié)合DDR文檔，完整DDR模塊的物理驗證，最終達(dá)到流片標(biāo)芯片規(guī)模為110萬instance,核心工作電壓0.8V,工作溫度范圍-40度~125度，主時鐘DFI_CLK頻率800MHz,裸片尺寸不超過5mm2,總功耗不高于1W。參數(shù)設(shè)計指標(biāo)工藝庫設(shè)計規(guī)模110萬instance核心工作電壓工作溫度40-125度頻率裸片尺寸總功耗1.4論文章節(jié)安排本論文是基于TSMC12nm工藝的DDR子模塊后端設(shè)計，主要研究了DDR是DDR時鐘樹和路徑對齊，最終完成了32位的DDR4后端設(shè)計，并且可兼容DDR3。本文一共6章，各章節(jié)安排如下：第二章是DDR簡介，介紹了本次設(shè)計使用的DRR系統(tǒng)結(jié)構(gòu)，各個模塊的功能，主要是DDRPHY、PUB和MemoryController三部分。并對DDR的關(guān)鍵5技術(shù)進(jìn)行的闡述，主要包括預(yù)取技術(shù)、差分時鐘技術(shù)、寫入延時和延遲鎖定回路技術(shù)。第三章針對數(shù)字集成電路后端設(shè)計流程進(jìn)行了簡單介紹，同時指出了本次設(shè)計所使用的EDA工具，最后對12nm工節(jié)點下的后端設(shè)計特點進(jìn)行了分析。第四章是本文的重點，本章詳細(xì)介紹了12nm下DDR布圖布線設(shè)計的全流程(PR,placeandroute),依次為數(shù)據(jù)準(zhǔn)備、布圖規(guī)劃(floorplan)、電源規(guī)劃(powerplan)、布局(placement)、時鐘樹綜合(CTS)、布線(routing)、布線后優(yōu)化(postroute)和signoff檢查前的數(shù)據(jù)生成。對設(shè)計中每一步都進(jìn)行了詳細(xì)的分析，尤其對DDR時鐘樹結(jié)構(gòu)進(jìn)行了深度的解析，提出分段時鐘樹的方案，并迭代調(diào)整優(yōu)化時鐘樹，以獲得更合理的時鐘樹結(jié)構(gòu)。對設(shè)計中特殊信號進(jìn)行customroute,包括模擬信號、高頻信號、差分信號及特殊的對齊信號。并對這些特殊信號添加屏蔽線，防止耦合效應(yīng)引起的串?dāng)_影響。最終生成物理和時序狀態(tài)都良好的版圖等數(shù)據(jù)，達(dá)到進(jìn)入ECO階段的標(biāo)準(zhǔn)。第五章也是本文重點之一，主要介紹了12nmDDR設(shè)計的signoff及ECO,尤其是DDR設(shè)計中的難點——特殊檢查即路徑對齊進(jìn)行了詳細(xì)的分析并完成了其修復(fù)，之后提出了DRV、setup與holdtiming、噪聲等修復(fù)的具體方法。對設(shè)計進(jìn)行形式驗證，確保電路的功能。最后進(jìn)行PVsignoff,對設(shè)計中存在的DRC進(jìn)行分析，并結(jié)合DDR文檔，完成了所有的signoff檢查，并附上最終版圖，達(dá)到流片標(biāo)準(zhǔn)。第六章為總結(jié)與展望，對設(shè)計中遇到的重難點進(jìn)行分析，提出相應(yīng)的解決方案，總結(jié)設(shè)計的成果，同時，對更先工藝下物理設(shè)計的研究方向進(jìn)行了展望和建67第二章DDR簡介 2.1DDR結(jié)構(gòu)及系統(tǒng)綜述softIP為PUB、memorycontroller。其系統(tǒng)框圖如圖2-1所示。首8DDRPHY指存儲芯片DDR的高速物理接口邏輯，主要包括DDRPHYAC、DDRPHYAC:AC包括●循環(huán)測試模式和PRBS(偽隨機(jī)二進(jìn)制序列)檢查器，以幫助驗證所有ACDDRPHYDBYTE:DBYTE是DDR的數(shù)據(jù)接收(Rx)/發(fā)送(TX)的構(gòu)建組件，●DQ和DQS信號的驅(qū)動器和接收器以及所有必要的模擬macros接口芯片?！裱h(huán)測試模式和PRBS檢查器，以幫助驗證所有DBMASTERPHY:MASTERPHY是高速PLL的位置，用于生成數(shù)據(jù)傳輸和高速數(shù)字管道的高速Clock。PLL具有以下操作模式PHYUtilityBlock(PUB)是用于DDRPHY的一種softIP組件，它提供控制 DFI:DDR內(nèi)存接口分成內(nèi)存控制邏輯(MCTL,MemoryController)和物理層接口(PHY,PhysicalInterface)兩個部分。這兩個部分側(cè)重點不同，往往需越多的工程師選擇在設(shè)計中采用第三方的IP核，來加速項目進(jìn)度。這就帶了問9題，由于MCTL和PHY兩部分的設(shè)計者往往并不相同，為了能夠?qū)崿F(xiàn)兩者之間的標(biāo)準(zhǔn)互聯(lián)，需要一種MCTL與PHY之間的標(biāo)準(zhǔn)通信接口。而DFI就是這樣的一種規(guī)范。Memorycontroller與PHY的讀/寫操作主要是通過PUB上的DFI接內(nèi)存控制邏輯(MCTL,MemoryController)為片上邏輯(SOC)和DDR4內(nèi)存子系統(tǒng)中物理層(PHY)之間提供高效的數(shù)字接口。MCTL是一款功能齊全的內(nèi)存控制器，可提供高效的DDR控制和協(xié)議轉(zhuǎn)換、支持多個應(yīng)用程序端口、服務(wù)質(zhì)量(QoS)控制和優(yōu)化的內(nèi)存事務(wù)調(diào)度。此外MCTL還處理內(nèi)存子系統(tǒng)的所有初始化任務(wù)，包括DRAM初始化和PHY數(shù)據(jù)訓(xùn)練。MCTL通過DFI協(xié)議如圖2-2所示，MCTL通過自定義主機(jī)接口(HIF)與片上邏輯進(jìn)行通信，通過DFI協(xié)議與PUB通信，PUB再將數(shù)據(jù)傳給DDRPHY,最終與DRAM完成信號傳輸。蘭吾8DRAMA位預(yù)取(2-bitPrefetch),也被親切的稱為2-nPrefetch(n代表芯片的位寬),即兩倍。DDR2是四位預(yù)取(4-bitPrefetch),傳輸率也就是核心工作頻率的4倍，DDR3和DDR4都是八位預(yù)取(8-bitPrefetch)。DDR1采用2位預(yù)取，其數(shù)據(jù)傳輸頻率是核心頻率的2倍，DDR2采用4位預(yù)取，其內(nèi)存數(shù)據(jù)傳輸頻率是核心頻率的4倍，DDR3/DDR4采用8位預(yù)取，數(shù)據(jù)傳輸頻率就是核心頻率的8倍。那么DDR4相比于DDR3其核心工作頻率提升了一倍，這也就使得DDR4傳輸率達(dá)到DDR3的兩倍。便是為此而生，如圖2-3所示，CK#為時鐘CK的校準(zhǔn)時鐘。由于數(shù)據(jù)是在CK差分時鐘下降沿失調(diào)圖2-3時鐘差分技術(shù)CK#與正常CK時鐘相位相反，形成差分時鐘信號。在CK與CK#的交叉點既是數(shù)據(jù)傳輸?shù)臅r刻，也就是在CK的上升沿與下降沿都進(jìn)行了數(shù)據(jù)傳輸，達(dá)到在一個周期傳輸兩次的效果，實現(xiàn)雙倍數(shù)據(jù)傳輸率DDR。2.2.3延遲鎖定回路(DLL)DDR或SDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘，在理論上DDR或SDRAM這兩個時鐘應(yīng)該是同步的，但由于某些原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步。DLL的作用便是能根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲，以實現(xiàn)內(nèi)部時鐘與外部時鐘的同步。具體做法便是通過對比兩個時鐘的相位差值，調(diào)用不同位數(shù)的delayline,從而給予不同的時延，使得兩個時鐘保持同步。本章主要描述了DDR的系統(tǒng)結(jié)構(gòu)、本次設(shè)計使用到的DDR模塊介紹以及DDR實現(xiàn)的一些關(guān)鍵技術(shù)，包括預(yù)取技術(shù)(Prefetch)、差分時鐘技術(shù)及延遲鎖定第三章數(shù)字集成電路后端設(shè)計流程及12nm工藝簡介第三章數(shù)字集成電路后端設(shè)計流程及12nm工藝簡介隨著工藝尺寸的減小，集成電路中的寄生耦合效應(yīng)占比越來越重，對集成電路后端設(shè)計提出了更高的要求。在12nm工藝下，互連線所帶來的延時和寄生耦合效應(yīng)愈發(fā)明顯，由于耦合電容所帶來的延時和噪聲的問題，對集成電路物理實現(xiàn)帶來更大的挑戰(zhàn)。從門級網(wǎng)表到GDSII的實現(xiàn)，后端工程師需要在先進(jìn)的工藝下不僅完成芯片的時序和物理檢查，還需要綜合考慮芯片的PPA,使其滿足設(shè)計制造和性能等要求。本章將對詳細(xì)介紹數(shù)字集成電路后端設(shè)計流程及12nm工藝技術(shù)特點。數(shù)字集成電路后端設(shè)計(也稱為芯片物理設(shè)計)是指由門級網(wǎng)表(netlist)到版圖文件GDSII的過程，即將前端設(shè)計的網(wǎng)表映射到可加工的硅工藝的過程。也就是將硬件描述語言設(shè)計的電路轉(zhuǎn)化到掩膜版上，用于光刻制造。其過程主要包括：數(shù)據(jù)準(zhǔn)備、布圖規(guī)劃、電源規(guī)劃、布局、時鐘樹綜合、布線、布線后優(yōu)化以及signoff檢查等[11]。具體如圖3-1所示。數(shù)據(jù)準(zhǔn)備布圖規(guī)劃電源規(guī)劃布局時鐘樹綜合繞線繞線后setup&hold優(yōu)化簽核檢查，包括PV/STA/FM等流片數(shù)據(jù)準(zhǔn)備(init):主要包括綜合的給予的門級網(wǎng)表(gatenetlist,記錄了設(shè)計的電路)、時序約束SDC文件(用于時序約束)、低功耗設(shè)計文件UPF(記錄低功耗設(shè)計電路中各個電源的劃分、連接關(guān)系及開關(guān)狀態(tài)等)、時序庫(lib,記錄的物理信息等)、設(shè)計交換格式文件(def,主要是scandef)以及I/O和IP文件，同時還需要qrctechfile(用于計算net的延時),gdslayermap(將techlef的層次映射到制造的層次上),spice網(wǎng)表(cdl文件，用于LVS比對電路功能)等。的放置，haloblockage/softblockage等。甚至還包括物理單元的插電源規(guī)劃(powerplan):指在芯片上建立滿足芯片供電要求的電源網(wǎng)絡(luò) (powermesh),為每一個cell提供電源。主要考慮電壓降(IRdrop)和電 布局(placement):將設(shè)計中的標(biāo)準(zhǔn)單元按照物理和時序信息，合理的擺放到芯片中去。如今的布局都是基于EDA工具的自動化布局，后端工程師僅需要設(shè)置合理的option,指導(dǎo)工具完成布局。其中布局階段還涉及到掃描鏈重組等問時鐘樹綜合(CTS):為芯片搭建時鐘網(wǎng)絡(luò)，使芯片內(nèi)部所有時序單元都能同此時不僅要評估setup,還需要開始評估hold時序。布線(route):指將邏輯上的連接關(guān)系實現(xiàn)到物理上，布線完成后，芯片所時可以對芯片的setup和hold進(jìn)行全(LVS)、天線效應(yīng)檢查(ANT)、形式驗證(formal)、靜態(tài)時序分析(STA)、電氣規(guī)則檢查(ERC)等檢查。確保芯片滿足設(shè)計制造的要求，達(dá)到流片的標(biāo)準(zhǔn)。量，更高的集成度，更先進(jìn)的工藝對EDA工具的版本、性能、穩(wěn)定性、精確程本次設(shè)計使用的EDA工具如表3.1所示。布局布線(PR)工具物理驗證(PV)工具靜態(tài)時序分析(STA)工具形式驗證(formal)工具寄生參數(shù)(RC)抽取工具和清晰度提出了更高的要求，基于這樣的環(huán)境下，雙重圖形掩膜技術(shù)(DoubleDPT的原理就是將高密度的電路圖形分解成兩套分立的，相對低密度的圖在本次設(shè)計采用的TSMC12nm的工藝中，對于較低的金屬層M2和M3采用了這種DPT技術(shù)，將單層的掩膜版拆分成兩個掩膜版進(jìn)行光刻的runset也會對DPT進(jìn)行檢查，確保不會存在DPT相關(guān)的違例。隨著工藝節(jié)點的縮小，一些制造技術(shù)如光刻膠曝光、顯影、刻蝕和化學(xué)機(jī)械拋光都會對金屬互連結(jié)構(gòu)造成不利影響。那么以前單純的DRC、LVS檢查已經(jīng)不能保證芯片的質(zhì)量和良率了。可制造性設(shè)計便由此而生，其作用是為了提升芯片生產(chǎn)良率的而定制的設(shè)計規(guī)則。芯片的設(shè)計不僅需要考慮性能，還需要考慮制在12nm工藝的后端設(shè)計中，可制造性設(shè)計(DFM)包括天線效應(yīng)的消除、集成電路中普遍存在兩種類型功耗，即靜態(tài)功耗也叫泄漏功耗(leakagepower)和動態(tài)功耗(dynamicpower)。動態(tài)功耗又分為開關(guān)功耗和短路功耗。在集成電路后端設(shè)計中常見的低功耗技術(shù)有多電源多電壓技術(shù)(multisupplymulti多閾值電壓(multi-Vt)、動態(tài)電壓與頻率調(diào)節(jié)技術(shù)(DynamicVoltageFrequency本次12nmDDR設(shè)計主要采用了時鐘門控時鐘，多閾值電壓的低功耗技術(shù)。其中時鐘門控技術(shù)主要用來降低動態(tài)功耗，多閾值電壓用來降低leakage。時鐘門控單元(clockgatecell)在布局時會將clock_gate_aware的選項打開，使其擺放時在滿足時序的前提下，靠近時鐘源端擺放，以最大程度降低動態(tài)功耗。同時為了節(jié)省leakage,前期禁用LVTcell,只會再timing難以meet的情況下，在innovus工具優(yōu)化的最后一輪打開LVT。3.3.4可測試性設(shè)計隨著芯片的門數(shù)的增加，引腳相對門數(shù)的比例在不斷減少，導(dǎo)致電路的可控性和可觀測性不斷降低，對流片回來的芯片測試難度加大，測試的覆蓋率和測試時間都會嚴(yán)重影響到產(chǎn)品的周期。而且測試性較低的芯片，測試的成品率會大大降低，由此誕生了可測試性設(shè)計(DesignForTest,DFT)。目前芯片設(shè)計中DFT主要分為三種類型：邊界掃描技術(shù)(BoundaryScan)、掃描技術(shù)(Scan)和內(nèi)建自測試(BuiltInSelfTest,BIST)[17]。邊界掃描測試用于測試IO,bist測試一般為mbist,即用于memory的測試。Scan掃描鏈測試用于測試標(biāo)準(zhǔn)單元，包括時序邏輯和組合邏輯。在后端設(shè)計的過程中，一般MPW的設(shè)計不需要DFT。只有在fullmask的設(shè)計中才需要進(jìn)行可測試性設(shè)計?？蓽y試性設(shè)計的插入使得后端設(shè)計變得更為復(fù)雜，后端工程師在要同時兼顧func與DFT的時序、DRC等問題。SCAN測試分為DCscan和ACscan,DCscan為慢速測試，采用ATE上的時鐘。ACscan為全速測試，全速測試就是讓芯片工作在自己高倍時鐘頻率上，這個頻率往往是要高過ATE的時鐘的。這個時鐘就需要由芯片內(nèi)部的PLL提供，oCC電路實現(xiàn)了在shift階段和capture階段對時鐘(PLL/ATE)進(jìn)行選擇的功能。本次DDR設(shè)計包含了DFT設(shè)計，芯片內(nèi)部添加了OCC電路，在做tree時，也充分考慮了DFT時鐘。在靜態(tài)時序分析時，也對DFTmode的時序進(jìn)行了修3.4本章小結(jié)本章主要對數(shù)字集成電路后端流程設(shè)計進(jìn)行了簡單介紹，包括數(shù)據(jù)準(zhǔn)備、布圖規(guī)劃、電源規(guī)劃、布局、時鐘樹綜合、布線、布線后優(yōu)化及signoff檢查。同時指明了本次設(shè)計各個階段使用的EDA工具。最后介紹了本次設(shè)計涉及到的工藝參數(shù)及相關(guān)技術(shù)，包括POCV、雙重圖形掩膜技術(shù)、可制造合計、低功耗設(shè)計、可測試性設(shè)計等。本章將介紹本次設(shè)計DDR的后端設(shè)計過程，并對每一步所遇到的問題進(jìn)行分析探討，對流程進(jìn)行改進(jìn)，尤其對時鐘樹綜合不當(dāng)進(jìn)行了全面的剖析和優(yōu)化，以獲得更為合理的時鐘樹結(jié)構(gòu)，同時對部分特殊的信號：如差分信號、高頻信號等進(jìn)行了customroute,采用高層金屬降低電阻，減小延時，shielding保護(hù)，防止串?dāng)_。最終完成了12nm工藝下DDR的PR設(shè)計。芯片后端設(shè)計所需要的初始輸入數(shù)據(jù)主要包含以下內(nèi)容：門級網(wǎng)表(gate-levelnetlist):由前端設(shè)計的RTL電路經(jīng)過邏輯綜合而成的gatenetlist,將是用于后端設(shè)計的輸入文件。如果進(jìn)行了DFT設(shè)計，則需要DFT對netlist進(jìn)行測試邏輯的插入，最后提供帶有DFT的gatenetlist。在后端設(shè)計的過程中，基本每一步都會對設(shè)計的網(wǎng)表進(jìn)行改動優(yōu)化，那么就必須保證優(yōu)化前后網(wǎng)表的邏輯功能始終沒有被改變，因此需要在每一步都進(jìn)行形式驗證[18]。如1為本次設(shè)計的門級網(wǎng)表文件。PAD_DDRA_DQS,PAD_DDRA_DQSB,PAD_DDRA_DQ,PAD_DDRPAD_DDRB_CKE,PAD_DDRB_CSB,PAD_DDRB_A,PAD_DDRPAD_DDRB_DQSB,PAD_DDRB_DQ,ddr_pg_en_i,ddr_iso_enddrp_apbs_req_async,ddrp_apbs_ack_async,ddrp_apbs_fwd_datddre_cactivem,ddro_cactivestomasync,ddre_caddro_pwrdnreqn_async,ddre_pwrdnackn_async,ddr0_aw_wr_ptddre_aw_rd_ptr_async,ddre_aw_payld_async,ddre_aw_pwrdnreqddr0_aw_pwrdnackn_async,ddrθwwr_ptr_async,ddre_w_rd_ptr_async,ddre_w_payld_async,ddre_w_pwrdnreqn_async,ddre_w_pwrdnack設(shè)計約束SDC(SynopsysDesignConstraints)文件：時序約束文件SDC是針對電路的時序、功耗、面積等進(jìn)行約束，從而使芯片滿足設(shè)計要求的規(guī)范。SDC文件的主要內(nèi)容是設(shè)計約束，設(shè)計約束部分可定義以下約束：工作環(huán)境(operatingcondi時序個例(timingexception)面積約束(areaconstraints)線負(fù)載模型(wireloadmode)時序約束(timingconstraints)功耗約束(powerconstraints)邏輯賦值(logicassignments圖4-2為本次設(shè)計的SDC文件，主時鐘DDR_CLK頻率800MHz。create_clock-nameDDRP_PCLK-period3.75-wavefocreate_clock-nameTDRCLK-period8.75-waveform{θ4create_clock-nameATPG_RDQSClk-period0.625-waveform{θ0.3125}create_clock-nameATPG_PCLK-period0.3125-wavefocreate_clock-nameATPG_TXDLLCLK-percreate_clock-nameIJTAG_TCK圖4-3顯示了本次設(shè)計PR階段使用的約束信息，其中最大扇出max_fanoutmax_transition200ps,時鐘路徑最大轉(zhuǎn)換時鐘max_transition100ps,所有輸出負(fù)載為20pf,setup時鐘不確定uncertainty普遍為500ps,主時鐘DDR_CLKset_max_transition0.2[set_input_transition0.2[all_inpsetall_seq_cellsset_clock_uncertainty-setup0.5[all_clocset_clock_uncertainty-hold0.08[get_pinssallset_clock_uncertainty通用電源文件(UniformPowerFile,UPF):UPF是Synopsys提出的約束芯片內(nèi)部電源域設(shè)計的文件格式，常用于低功耗、多電壓域設(shè)計中描述電源的連接關(guān)系。本次設(shè)計不包含UPF文件。物理庫文件(libraryexchangeformat):主要定義布局布線的設(shè)計規(guī)則和晶圓廠的工藝信息，包括連線的最小間距、最小寬度、金屬層厚度、金屬層次、走線方向、通孔種類等內(nèi)容。物理庫中還定義單元的放置區(qū)域、對稱性、面積大小、出pin位置等參數(shù)供布局布線使用。如圖4-4和圖4-5所示。標(biāo)準(zhǔn)單元的lef是版本次設(shè)計采用TSMC12N1P11M7D5T24的metalstack。MINENCLOSEDAREA0.16FOREIGNBUFFD16BWP7D5T16P96CPDULVTSYMMETRYXY;ANTENNADIFFAREA0.135680;RECTRFCTA.686AA77A.78時序庫文件(liberty):時序庫是描述單元時序信息的主要庫文件，它定義了每個單元不同輸入情況下各輸入端口到輸出端口信號的傳播延遲，如圖4-6所示。每個單元與物理庫中的單元一一對應(yīng)，每個單元的信息包括：(1)cell延時查找表，泄露功耗查找表，轉(zhuǎn)換時間查找表；(2)cell的端口名稱，端口電容，信號類型；本次設(shè)計采用的是TSMC12N7D5T24,不僅有以上信息，還包含POCV的信息。TTOP8V85CFF0P88V125C/SSOP72VM40C,Ivf+holdmargin+cctiming_type:combinattiming_sense:positive_timing_type:combinatindex_1("0.001,0.0052,0.0136,0.0303,0.0637,0.1305,index_1("0.001,0.0052,0.0136,0.0303,0.0637,0.1305,cell_rise(delay_templindex_2("0.00025,0.00082,0.00195,0.00422,0.00876,0.01784,index_2("0.00025,0.00082,0.00195,0.00422,0.00876,0.01784,"0.00846293,0.0105849,0.0142045,0.0210392,0.0345312,0.0614902,0.1153"0.00929869,0.0114055,0.015035,0.0218752,0.0353725,0.0623356,θ.116"0.0111753,0.0132556,0.0168645,0.0237078,0.037222,0.0641706,0.1180"0.014202,0.0163371,0.0199852,0.0267997,0.0402799,0.067228,0.1210"0.0189897,0.0212316,0.0249573,0.0318786,0.0453708,0.0722846,θ.126"0.0266131,0.0290908,0.0330371,0.0401927,0.0539735,0.0810848,0.1348"0.0392221,0.0419812,0.0463057,0.0538374,0.0681725,0.0960901,0.150547"0.0609969,0.0641823,0.0690984,0.0772078,0.0921742,0.121555,0.17840}index_1("0.001,0.0052,0.0136,0.0303,0.0637,0.1305,ocv_sigma_cell_rise(delay_templa}index_1("0.001,0.0052,0.0136,0.0303,0.0637,0.1305,index_2("0.00025,0.00082,0.00195,0.00422,0.00876,0.01784,index_2("0.00025,0.00082,0.00195,0.00422,0.00876,0.01784,"0.00032287,0.000393753,0.000565681,0.000953673,0.00176707,0.0034183,0.0"0.000371263,0.000435827,0.000597848,0.000975555,0.00178135,0.0034275,θ."0.000504785,0.000556435,0.000694493,0.00104237,0.00182364,0.00345351,0."0.000826473,0.000862337,0.000963055,0.00124622,0.00195724,0.00353447,0."0.00152342,0.00154738,0.00161356,0.00181061,0.00237637,0.0038029,0.0069"0.00295317,0.002971,0.00301645,0.00314605,0.00353611,0.00466404,0.00749布局規(guī)劃(Floorplan)是如今高度自動化設(shè)計中人工干預(yù)比例最大的階段。布局規(guī)劃對芯片的時序，模塊分布及繞線阻塞都有關(guān)鍵性的影響，即布局規(guī)劃對時序和物理都有極為重要的影響，合理的布局規(guī)劃是設(shè)計時序收斂和物理實現(xiàn)的布局規(guī)劃時主要考慮一下目標(biāo)：第一，規(guī)劃芯片的尺寸、面積、形狀。布圖規(guī)劃的最初合理的芯片面積規(guī)劃需要確保芯片的時序、繞線阻塞、IO排布等信息，在此基礎(chǔ)上盡量減小芯片的面積。本次設(shè)計規(guī)定的芯片為長條形，大小1438×3452μm,中間略微凸起，上下呈對稱分布。第二，確保芯片時序的可收斂性。芯片設(shè)計布圖規(guī)劃時，便需要充分考慮芯片的時序，分析模塊的分布及連接關(guān)系，確保芯片后期時序能夠收斂。本次設(shè)計是基于IP的DDR后端設(shè)計，即DBYTE、ACX4和master是硬IP。根據(jù)DDR第三，保證芯片的穩(wěn)定性。DRV對芯片的穩(wěn)定性有很大的影響，雖然并不是一個嚴(yán)格的規(guī)則，但良好的DRV對芯片的穩(wěn)定性及可靠性都要積極的影的長度，兼顧信號完整性(SI),天線效應(yīng)(ANT),電遷移(EM)等影響，確保在芯片的四周。這種布局方案的原理是：假設(shè)硬宏與IO之間存在直接連接，將布局優(yōu)點在于可以將標(biāo)準(zhǔn)單元全部放置在中間的cor間。這類布局方案的原理是：假設(shè)IO沒有與硬宏直接連接，而是通過標(biāo)準(zhǔn)單元造成標(biāo)準(zhǔn)單元和I/O間大量的繞行布線(detour),這樣會帶來走線資源緊張和時的core區(qū)域，且按照memorycontroller到PUB到DDRPHY的順序布局，符合I/O單元的類型有：數(shù)字信號IO、模擬信號IO、ESD保護(hù)單元、供電IO、上電控制IO,隔離IO等。當(dāng)設(shè)計為子模塊時，I/O單元的形式往往為Pin,而不是IOpad。本次DDR模塊既包含IOpad,又包含pin。I/O規(guī)劃，由于本模塊放置在左側(cè)，因此，設(shè)計將pin放在右側(cè)方便與top上其他模塊溝通，IO在IP內(nèi)部，放置在左側(cè)連接到bump?？紤]到DDRpin數(shù)量較多，在top出pin會占用較大位置，本次設(shè)計采用三層出pin的方式。并采用tcl腳本處理，避免重復(fù)的處其部分腳本如圖4-7所示。而IP的IO由于采用flipchip的封裝形式，所有IP的pad放到IP上面，通過RDL與bump連接。setddr2pinlist[dbGetsetddr2_pinlist[lsortsetPinAssignMode-pi}ddr3_pinlist[dbGettop.__}圖4-7出pin規(guī)劃腳本port橫向出pin采用M4/M6/M8,縱向出pin采用M3/M5/M7,三層出pin能最大的減小pin在top上的寬度。其中由于時鐘走線采用NDRrule,因此時鐘pin也需要兩倍最小線寬，兩倍與signalspacing,因此信號pin采用2倍track的spacing,最小線寬0.04μm,時鐘pin采用4倍track的spacing。Pin一放，將被設(shè)置為fixed屬性，防止后面工具再挪動。硬宏的規(guī)劃主要遵循以下規(guī)則：●根據(jù)層次(hierarchy)及模塊(module)信息，將同一個模塊的硬宏盡量擺●將IO相關(guān)的硬宏靠近IO擺放，且pin指向IO;DDR通常會設(shè)計成L形或長條形，考慮到頂層上和其他模塊的契合，本次PCLK(3.2GHz高速時鐘，用于DDRPHY內(nèi)部的時鐘)繞線電阻限制：由于PCLK的頻率達(dá)到3.2GHz,在ACX4和MASTER硬宏中VDDQ的powerclamp設(shè)計以3個為一組。每個ACX4或MASTER硬宏VDDQ的電源電阻必須在200mΩ以內(nèi)，以保護(hù)2個其他ACX4、MASTER或單個DBYTE。DBYTE硬宏具有3個VDDQ的powerMASTER下方為PLL等模擬模塊所在位置，根據(jù)DDRIP文檔要求，需要本次設(shè)計僅包含6個ACX4,4個DBYTE,1個MASTER,考慮到路徑對齊和走線電阻限制，采用如圖4-9所示的布圖規(guī)劃方案：首先，DRR是放置在top左側(cè)位置，因此右側(cè)出pin,core區(qū)域應(yīng)當(dāng)位于右側(cè)便于與top進(jìn)行通信。按照DDR路徑對齊要求，MASTER為ACX4和DBYTE提供高頻主時鐘PCLK,再考慮到DFI_CLK到所有slice的時鐘需要對齊，最終布局規(guī)劃以MASTER為中心，ACX4和DBYTE上下對稱擺放，PUB則放置在RTL中PCLK網(wǎng)絡(luò)的構(gòu)建需要特定的硬宏排序。一些硬宏的交換可能有助于封裝/板級電路布線。本次設(shè)計需要嚴(yán)格cover文檔要求。如圖4-10所示：第四章DDR布圖布線設(shè)計圖4-10硬宏排列順序規(guī)劃經(jīng)過反復(fù)迭代分析時鐘結(jié)構(gòu)，路徑對齊，最終布圖規(guī)劃如圖4-11所示。圖4-11布圖規(guī)劃芯片尺寸：1438x3452。左側(cè)的為加的decapcell(去耦電容),每個IP添加20個，以修復(fù)高頻噪聲，主要表現(xiàn)為同時開關(guān)SSO(simultaneousswitchingoutputs)和ACX4對稱擺放，大一點的4個為DBYTE,小一點的6個為ACX4;右側(cè)為整的空間；三組很小的為clampcell,用于修復(fù)ESD,經(jīng)過ESD計算沒1000μm添加一組clampcell,本次芯片共添加了3組。同時MASTER下方留出了19.2μm芯片整體擺放圓滑，沒有特別凹凸的區(qū)域，少量較小的拐角處容易出現(xiàn)繞線度為60%,減少走線條數(shù)，保證充足的繞線資源。嚴(yán)格限制，保證差分信號間的delay接近。這些信號繞線完成后需設(shè)置為dont●MASTER_ALL_PwrOkDlyd_VIO,MASTER_ALL_VrefOutGlobalVIO_LaneIsCKE*和VIO_ForceHigh*上，且位于VDDQ(IO供電電壓1.2V)電PclkIn,PclkDbyte,VrefGlobal,PclkIn,VrefGlobal,PwrOkDlyd_VIO,BPPclkOutC0:1,VrefGlobal,VrefOutG_VREF,BP_ZN其中BP_*為與bump連接的pin,會在RDL連接時完成。除BP_*的所有特殊信號連接都將在customroute時完成。如表4.1所示為PCLK要求，MASTERPL的時鐘，由MASTER內(nèi)部的PLL生成，是DFICLK頻率的四倍。而本次設(shè)計主頻為800MHz,因此PCLK頻率3.2GHz,也是DDRIP內(nèi)部工作的頻率，實現(xiàn)了DDR最高數(shù)據(jù)傳輸速率3200Mbps。表4.2為Vref和PwrOk要求。VrefGlobal為為滿足特殊信號的電阻要求，本次customroute使用M10及M11進(jìn)行繞線。其中VIO_TIE_{HI,LO}_LN*由M7繞線dropvia到IP,最長走線3.2μm,寬度0.08μm,電阻17歐姆。其余由M11和M10通過via落到IP,其中PclkdatC0/1最大長度1443μm,寬度1.4μm,最大電阻31歐姆，PclkC0/1最大長度1273μm,最大電阻27歐姆，Vref和PwrOk最大長度均在1600μm左右，寬度2μm,最大電阻均在24歐姆左右，所有特殊信號的pin都互相連接起來，且電阻都滿足文檔要求。完成customroute后所有特殊信號的走線都設(shè)置為dontouch屬性，防止工具優(yōu)化，且后期都要設(shè)為skiprouting,防止工具再次繞線。最終結(jié)果如圖4-12所示：MaximumMTOPtoMTO221OO4.2.5物理單元規(guī)劃物理單元(physicalcell)指僅為了消除某些物理效應(yīng)或者增加良率等沒有實際的邏輯功能的標(biāo)準(zhǔn)單元。常見物理單元如下：Welltap:給芯片中單元的阱供電以消除閂鎖效應(yīng)，其原理是對襯底施加偏置電壓減小襯底的寄生電阻，使寄生三極管電壓無法達(dá)到導(dǎo)通要求，從而切斷閂鎖效應(yīng)的正反饋環(huán)路，消除閂鎖效應(yīng)。在12nm工藝下，tapcell的最大有效距離為30μm。如圖4-13所示，本次設(shè)計芯片內(nèi)部每間隔24μm如果tapcell的插入位置已被硬宏占據(jù)或者水平方向存在硬宏阻斷了阱的連續(xù)性，則在硬宏周圍24μm的范圍內(nèi)插入tapcell消除閂鎖效應(yīng)的影響。boundarycell(endcap)用來保證芯片邊界標(biāo)準(zhǔn)單元的物理環(huán)境保持一致，在多個nwell設(shè)計，因為阱電位可能不一致，需要確保每個nwell都是NWELL-enclosed。本次設(shè)計在芯片的邊界、硬宏周圍都插入了boundarycell,如圖4-14所示，在邊界內(nèi)側(cè)創(chuàng)建布局阻擋，物理圖形為紅色矩形框，boundarycell在阻擋外側(cè)實現(xiàn)硬宏周圍的物理隔離，確保兩者可以在不同的物理環(huán)境下工作。Clampcell用于ESD保護(hù)，其原理是在靜電產(chǎn)生時，會優(yōu)先經(jīng)過clampcellcell的PG密度，從而確保電流優(yōu)先通過clampcell泄放掉。改變金屬層走線，調(diào)用sparecell改變芯片的功能。功能ECO指后期芯片仿真或者測試后發(fā)現(xiàn)問題，需要進(jìn)行邏輯更改，此時可能需要增加某些cell來達(dá)到功能更改的目的，但由于更改所有層的mask過于費時，且增加成本，因此可以通過預(yù)先放置的sparecell來實現(xiàn)。Sparecell分布如圖4-16綠色所示，在整個DDR內(nèi)部均勻的撒上一定數(shù)量sparecell。4.2.6bump規(guī)劃與RDL設(shè)計本次設(shè)計采用flipchip封裝，為實施倒裝芯片封裝，要在芯片表面設(shè)置多個凸點(bump),作為連接芯片內(nèi)部引線與外部封裝錫球的接觸區(qū)域。Bump與芯片通過RDL(RedistributionLayer)層連接。在RDL層設(shè)計規(guī)劃之前，需要先將bumpassigned到芯片上。本設(shè)計將PGbump放置在芯片的內(nèi)部，可以增強(qiáng)芯片內(nèi)部的供電，減小芯片幾何中心區(qū)域的IRdrop,signalbump則需要根據(jù)signalpin的位置，將signalbump靠近對應(yīng)signalpin擺放，且bump的擺放盡量避免signal的交叉，同時盡量減小縱向走線的距離，使得DDRbump到相應(yīng)pin之間的電阻最小，保證其latency和skew滿足路徑對齊要求。整體bump規(guī)劃需將signalbump擺在外側(cè)，PGbump擺放在內(nèi)側(cè)，還需要考慮信號之間的影響，最后需要與封裝共同完成bumpassign。其中與封裝迭代最終確定的bump位置如圖4-17所示，bumpassign腳本如圖4-18所示，bumpassign結(jié)果如圖4-19。created:MarXYsetori[open/prj/Morkaread/users/james/ddrsys/inovuif{[regexp^(\\S+)\\s+(\[0-9\]+\.\[0-9\]+)\\s+(\[O-9\]A\.\[0-9\]+)"slinematchpadlamexxyysetbox[list[exprsx整體bumpassign設(shè)計結(jié)果如圖4-19所示，其中藍(lán)色為signalbump,黃色為VSSbump,紅色為電源bump,分為VDDQ、VDD、VAA,其中VDDQ為IO電壓1.2V,VDD為core電壓0.8V,VAA為MASTER減小芯片的IR,增強(qiáng)芯片的供電，本設(shè)計將PGbump設(shè)計為一排一排的電源和設(shè)計時需要優(yōu)先滿足signal需求，先繪制signal并同時考慮shieldingnet余量，留足夠的走線空間，同時盡可能減小走線距離，減小走線電阻，為滿足DDR路徑對齊的特殊要求，所有signal走線寬度一致，確保netdelay接近，同AP層電阻率0.03,最大走線電阻0.79歐姆，小于1.5歐姆，滿足路徑對齊要求。PG走線需要考慮整體的密度，滿足CMPDRC要求，還需要考慮IRdrop,整體PG密度越高越有利于供電，減小IR,AP層最大密度要求75%,最終設(shè)計PG寬度20μm,pitch26μm,密度70%。整體設(shè)計滿足路徑對齊和PG供電要求。最終RDL設(shè)計結(jié)果如圖4-20所示：4.3電源規(guī)劃4.3.1IP區(qū)域電源規(guī)劃電源規(guī)劃需要完成子芯片的供電，形成電源網(wǎng)絡(luò)(powermesh),為芯片內(nèi)部所有單元提供電源。主要考慮電壓降和電遷移效應(yīng)。根據(jù)techlef中l(wèi)ayer的走線方向，縱向必須使用奇數(shù)層走線，橫向使用偶數(shù)層走線。由于高層金屬具有較小的寄生電阻和大的電流密度，因此使用高層金屬做電源條線可以減小IR-Drop和增強(qiáng)EM的能力。本次電源規(guī)劃主要分為4個區(qū)域，如表4.3所示√XX√√X√X√X√區(qū)域1為core區(qū)，這個區(qū)域主要給標(biāo)準(zhǔn)單元供電，主要考慮IR和EM等問題；區(qū)域2為IP與PUB交界的地方；區(qū)域3為IP與SNAPCAP;區(qū)域4為MASTER所在位置。文檔對以上4個區(qū)域分別做出了如表4.4要求保障供電：XXXxxIP:其中IP的pinshape出到M7,而電源網(wǎng)絡(luò)采用Mtop和Mtop-1即M10和M11層。因此，IP部分M8和M9通過抓pinshape將signal和PG的pin通過平行孔出到M9,再通過M10和M11考慮整體供電及signal連接，根據(jù)bump位置將signal出到RDL層的合適位置，再按照上表要求進(jìn)行PG的規(guī)劃，同時還需要滿足lef里定義的最大密度。本次設(shè)計最終PG結(jié)果如圖4-21所示：圖4-21顯示了M7到M8的VSS電源，可以看到M7的pin均是通過平行孔連接到M8,而且VSS區(qū)域覆蓋整個芯片，是core和IO共用的地。圖4-22為VDD在M8的電源連接，可以看到VDD作為core區(qū)域的電源，主要用于標(biāo)準(zhǔn)單元供電，IP內(nèi)部也只有靠近core區(qū)域才有VDD,因此在做VDD電源規(guī)劃時，需要額外注意電源域的劃分，避免將VDD電源域規(guī)劃到VDDQ區(qū)域。圖4-23顯示了M10層VDDQ電源域的規(guī)劃，VDDQ作為IO供電電源，其VDDQ規(guī)劃時要嚴(yán)格控制區(qū)域。圖4-24為VAA供電，VAA是MASTER內(nèi)部有M7的VAApin都需要被供上電，避免漏打，保證PLL的穩(wěn)定供電。最終IP各個電壓域規(guī)劃結(jié)果：region1的VDD密度40%,VSS密度40%;region2的VDD密度15.7%,VDDQ密度29%,VSS密度30%;region3VDDQ密度39%,VSS密度39%;region4的VDD密度18%,VDDQ密度18%,VAA密度22%,VSS密度22%。滿足表4.4要求。IP除了PG還有signal,這些信號為slice與DRAM之間的通信，依然要嚴(yán)格保證latency和skew,即滿足DDR路徑對齊的特殊要求，確保信號的正確采集。而且信號的走線還需要考慮與bump的連接，需要滿足表4.5的限制要求，本次IP信號出pin規(guī)劃均嚴(yán)格滿足表4.5要求，M10/M11采用兩根4μm寬的net出pin,走線兩邊采用VSSshielding,其中由于BP_ZN_SENSE為模擬放大器提供輸入，因此它對噪聲高度敏感，需要用VSS屏蔽并遠(yuǎn)離噪聲源。所有信號需要嚴(yán)格限制走線長度，使其滿足電阻要求。4.3.2core區(qū)域電源規(guī)劃Core:其中M10/M11會用來做頂層power,M1/M2會用來做followpin,且會在signoffstage添加孔連接起來(前期添加孔，會導(dǎo)致底層金屬routing有問題，后期會根據(jù)剩余的、未利用的、沒有DRC問題的位置來添加孔)。M1主要是標(biāo)準(zhǔn)單元的pinshape,因此routingresource集中在M2~M9。M10和M11電源如圖4-26所示。M8和M9電源如圖4-27所示：b心有ob心有o圖4-27M8和M9電源考慮到標(biāo)準(zhǔn)單元供電問題，降低IR,Mtop和Mtop-1層的PG密度盡量做到最大，剩下的繞線層要綜合考慮繞線資源與IR問題。本次設(shè)計CORE區(qū)域各層PG密度情況如表4.6所示：其中寬度、space和pitch均指單根的VDD或者VSS之間，因此密度最后為兩倍的寬度除以pitch。電源條金屬層方向?qū)挾乳g距實際密度最大密度V6H46VH電源條金屬層方向?qū)挾乳g距實際密度最大密度VHV其中AP層為RDL層，為橫向，采用手動繪制，PG寬度為21.6,space在2到6之間，最終PG密度約為72%,而signal區(qū)域密度較低，總體AP層密度滿足約束最大密度75%。M11為縱向，密度為66.7%,M10為橫向，密度為80%。M9為縱向，密度為33.3%,M8為橫向，密度為22.2%,M7為縱向，密度為11.1%,M6為橫向，密度為5.6%,M5為縱向，密度為2.9%,最后由M5dropvia到M2上，而M2到M1的供電會在PR完成時，對電源軌道設(shè)計平行孔，降低EM,最后完成整須滿足單元都放置在制造格點上，單元之間沒有DRC插入IObuffer:在芯片子模塊設(shè)計起來，在接口處容易出現(xiàn)時序問題。這是由于在子模塊設(shè)計時，由IO到內(nèi)部的因此，需要在子模塊設(shè)計時為接口處的IO增加buffer,確保拼接不會出現(xiàn)時序問題。當(dāng)然，如果block設(shè)計沒有插入IObuffer,也可以在TOP拼接處插入，根據(jù)設(shè)計需要，至少保證單邊插入一個IObuffer。本次DDR設(shè)計直接在block插標(biāo)準(zhǔn)單元預(yù)處理：布局之前，為DFF添加上一定的cellpadding(間距),留出一定空間，為后面做tree,修hold做準(zhǔn)備。因為DFF是時序檢查的起點和終點，DDF附近需要留充分空間以便于后期timing修復(fù)。本次設(shè)計由于面積不緊張，為所有DFF添加了10個rowpattern的padding。同時，經(jīng)過后期走線情況，發(fā)現(xiàn)AOI/OAI/NR2/ND2的cell出pin走線比較困難，容易出現(xiàn)short,為此，也由于12nm工藝標(biāo)準(zhǔn)單元出pin難度變大，因此一些不同類型的cell之間會有特定的spacing要求，需要讀入cellconstraint文件指導(dǎo)innovusplace布局。如圖4-29所示：######################################################################################################################################################################################|##########################################################################################################specifyCellEdgespacing-reforeachcell[dbGethead.libCespecifycellEdgeSpacingOD_CPP4HOD_CPP4特殊module測試電路規(guī)劃：RingOscillatorandCounter為PUB內(nèi)用于測試PHY硬宏延遲的電路(DelayElementTestingCircuitry)的延遲時間的線性變化。將測試電路緊靠相應(yīng)的IP,從而達(dá)到快速且最佳的測試效果，本次設(shè)計采用region將測試電路嚴(yán)格控制在相應(yīng)IP出pin附近，達(dá)到測試電路特殊要求。完成以上預(yù)布局后，剩下標(biāo)準(zhǔn)單元可利用EDA工具全自動布局，工具會根據(jù)輸入的物理庫數(shù)據(jù)和SDC約束信息，綜合考慮芯片時序、繞線阻塞、局部密度等信息，將標(biāo)準(zhǔn)單元擺放在合法合理的位置。當(dāng)然，工具并不是萬能的，不能確保擺放的位置必然合理，因此，設(shè)計者需要根據(jù)布局后的時序、module分布、繞線阻塞、芯片利用率情況對工具做出指導(dǎo)。布局完成后，需要關(guān)注芯片的時序結(jié)果，DRV結(jié)果，布局阻塞情況，芯片利用率等信息，確保符合設(shè)計的指標(biāo)。4.4.2布局優(yōu)化布局完成后，整體時序已經(jīng)十分接近最終結(jié)果了，如果布局階段時序沒有及時修復(fù)，便會逐步積累，后期便難以修復(fù)。因此需要在布局完成后就對整體時序進(jìn)行修復(fù)。時序違例主要為建立時間(setup)和保持時間(hold)違例，布局階段由于還沒有建立時鐘樹，clock均為ideal的狀態(tài)，clockskew均為0,hold暫時不做考慮，僅對setup進(jìn)行分析修復(fù)。布局階段setup違例多表現(xiàn)為floorplan不合理，module分布不合理，局部密度過高等原因，需要根據(jù)place結(jié)果及時對floorplan進(jìn)行迭代調(diào)整。本次設(shè)計由于是長條形，在上下位置core區(qū)域呈現(xiàn)長條狀，即橫向走線資源會遠(yuǎn)多于縱向走線資源，過高的密度容易引起overflow,因此在上下區(qū)域添加了partialblockage并設(shè)置密度為60%來控制局部密度。在AC與DBYTE出現(xiàn)較明顯的拐角，布局完成后發(fā)現(xiàn)overflow過大，因此蓋上hardblockage,防止overflow。如圖4-31所4.4.3布局結(jié)果分析布局完成后需要對結(jié)果進(jìn)行分析，看是否滿足設(shè)計的要求。布局完成后，各個module已經(jīng)place完成，cell都已經(jīng)放置在合法的位置，并針對整體及局部走線資源進(jìn)行了分析，整體的時序已經(jīng)較為精確了。此時需要針對設(shè)計的時序，繞線阻塞，密度，DRV等做出綜合的考慮。本次DDR布局結(jié)果如圖4-32-4.34所示，module分布按照controller到PUB到PHY,符合數(shù)據(jù)流向，且module分布較為集中，整體布局密度65%,局部密度均沒有過高的存在，overflow橫縱不超過1%,布局結(jié)果良好。布局完成后即可對芯片進(jìn)行靜態(tài)時序分析，但此時尚未布線，不能準(zhǔn)確計算互連線的延時及寄生參數(shù)等信息，且時鐘樹尚未設(shè)計時鐘網(wǎng)絡(luò)為理想狀態(tài)(ideal),整體時序計算并不準(zhǔn)確，因此，需要設(shè)置合理的preroutefactor,以增加place階段的時序與route后的時序之間的關(guān)聯(lián)性(correlation)。必須確保place階段時序是可以收斂的，否則CTS后由于真實的時鐘建立，OCV等的影響會導(dǎo)致整體時序更加悲觀，route后更是加又一次變差。時序變得越來越