項目2鍵控編碼顯示電路數(shù)字電子技術項目化教程項目概述數(shù)字系統(tǒng)中，常用的各種邏輯電路，就其結構、工作原理和邏輯功能而言，可分為兩大類，即組合邏輯電路（簡稱組合電路）和時序邏輯電路（簡稱時序電路）。前面學過的門電路就屬于最簡單的組合邏輯電路。在數(shù)字測量儀表和各種數(shù)字系統(tǒng)中，常常需要將測量和運算結果用數(shù)字、符號等直觀地顯示出來，一方面供人們直接讀取測量和運算結果，另一方面用于監(jiān)視數(shù)字系統(tǒng)的工作情況。本項目設計的鍵控編碼顯示電路，就是由常用的組合邏輯電路，編碼器、譯碼器和數(shù)碼顯示器等構成的能顯示0-9等十個數(shù)碼的應用電路。教學目的：1．了解組合電路的的概念及特點；熟悉組合電路的分析方法及設計方法。2．了解編碼器的概念及編碼器的分類。3．理解優(yōu)先編碼器74LS148的功能及特點。4．了解譯碼器的概念及分類。5．了解數(shù)字顯示電路的組成及數(shù)字顯示器件的分類；熟悉七段字符顯示器的組成及特點，.熟悉七段顯示譯碼器74LS48、4511的邏輯功能及特點。6．熟悉譯碼器74LS138的邏輯功能，掌握用74LS138實現(xiàn)邏輯函數(shù)的方法。7．了解數(shù)據(jù)選擇器的概念，熟悉74LS151的邏輯功能；會用74LS151實現(xiàn)邏輯函數(shù)。8．熟練使用電路仿真軟件Multisim，正確連接仿真電路并進行功能檢測。9．能合理布局電路元器件并進行電路裝配與調試。10．電路常見故障排查。項目要求：1．工作任務：鍵控編碼顯示電路的制作2．電路功能：當0-9（或0-7）對應的數(shù)字按鍵被按下時，數(shù)碼管顯示按鍵所對應的編號。首先，用74LS148芯片對信號進行編碼，經(jīng)過74LS04非門芯片還原成原碼輸出，再用CD4511完成譯碼，顯示到數(shù)碼管上。參考電路：項目咨詢：工作任務學習目標任務一組合邏輯電路1．了解數(shù)字電路的特點及分類；2．組合邏輯電路的分析方法；3．組合邏輯電路的設計方法。任務二常用的組合邏輯電路1．理解編碼器的概念及分類；掌握優(yōu)先編碼器74LS148的邏輯功能及特點；2．了解譯碼器的概念及分類，熟悉顯示譯碼器的邏輯功能及特點；掌握七段數(shù)碼管的功能特點及應用；3．理解變量譯碼器74LS138的邏輯功能，掌握用74LS138實現(xiàn)邏輯函數(shù)的方法；4．了解數(shù)據(jù)選擇器的概念，熟悉74LS151的邏輯功能，能用74LS151實現(xiàn)邏輯函數(shù)；5．了解全加器的工作原理，熟悉全加器及多位加法器的邏輯功能；6．熟悉數(shù)值比較器的工作原理，熟悉4位數(shù)值比較器74LS85的邏輯符號及功能。2.1：組合邏輯電路數(shù)字系統(tǒng)中，常用的各種邏輯電路，就其結構、工作原理和邏輯功能而言，可分為兩大類，即組合邏輯電路（簡稱組合電路）和時序邏輯電路（簡稱時序電路）。1．定義由若干個邏輯門組成的具有一組輸入和一組輸出的非記憶性邏輯電路，即為組合邏輯電路。其任意時刻的穩(wěn)定輸出，僅僅取決于該時刻的輸入，而與電路原來的狀態(tài)無關。其結構框圖可用圖2-1來描述。2．特點

（1）從結構上看：輸入與輸出之間沒有反饋延遲通路且電路中不含記憶元件。（2）從功能上看：電路任何時刻的輸出僅取決于該時刻的輸入，而與電路原來的狀態(tài)無關。分析組合邏輯電路是為了確定已知電路的邏輯功能，或者檢查電路設計是否合理。分析就是根據(jù)給定的邏輯圖，找出輸出信號與輸入信號之間的關系，從而確定電路的邏輯功能。1．分析組合電路的目的2.1：組合邏輯電路2.1.1組合電路的分析（1）根據(jù)給定的邏輯圖，寫出邏輯函數(shù)表達式（從輸入到輸出逐級寫出）；（2）用公式法化簡或變換邏輯函數(shù)表達式；（3）根據(jù)邏輯函數(shù)表達式，將輸入變量全部取值組合，逐一代入表達式中計算，得到函數(shù)值，然后列出真值表。2．分析組合電路的步驟2.1：組合邏輯電路2.1.1組合電路的分析例2-1：分析如圖所示組合邏輯電路的功能。解：（1）寫出邏輯函數(shù)表達式：Y＝（2）化簡，由反演律得：Y＝AB＋BC＋AC（3）列真值表，如表所示。（4）確定邏輯功能：兩個或兩個以上輸入為1時，輸出Y為1，故此電路在實際應用中為“多數(shù)表決電路”。ABCY000000100100011110001011110111112.1：組合邏輯電路2.1.2組合電路的設計設計組合電路是為了得到滿足功能要求的最佳電路。所謂設計，就是根據(jù)給出的實際邏輯問題，求出能夠實現(xiàn)這一邏輯功能（要求）的最簡的邏輯電路。它是分析的逆過程。1．設計組合電路的目的（1）分析設計要求。根據(jù)題意，確定輸人、輸出變量并進行邏輯賦值（即確定0和1代表的含義）。（2）根據(jù)功能要求列出真值表。（3）由真值表寫出邏輯函數(shù)表達式并根據(jù)需要化簡和變換。（4）根據(jù)最簡表達式畫邏輯圖或根據(jù)最小項表達式畫出用組合電路實現(xiàn)該邏輯功能的電路圖。2．設計組合電路的步驟2.1：組合邏輯電路2.1.2組合電路的設計例2-3設計一個表決電路，有A、B、C三人進行表決，當有兩人或兩人以上同意時決議才算通過，但同意的人中必須有A在內。解：（1）確定輸入、輸出變量并賦值：設輸入變量為A、B、C三個人，1表示同意，0表示不同意；輸出變量Y表示決議是否通過，1表示通過，0表示沒有通過。（2）根據(jù)題目要求列真值表如表所示。ABCY00000010010001101000101111011111（3）由真值表寫出邏輯函數(shù)表達式并化簡得：（4）畫出邏輯電路圖：邏輯電路如圖所示。技能訓練：組合邏輯電路的設計與驗證1．訓練目標（1）掌握常用邏輯門電路的功能及使用方法；（2）會設計簡單組合電路并正確接線，驗證其邏輯功能；（3）能夠排除電路中出現(xiàn)的故障。2．訓練器材（1）數(shù)字電子技術技能訓練開發(fā)板（2）集成電路74LS00、74LS20、杜邦線若干3．訓練內容（1）設計一個電子鎖，如圖所示，其中A、B、C、D是四個二進制代碼輸入端，為密碼輸入確認端（當=0時，表示確認）。每把鎖有四位密碼（設該鎖的密碼為1011），若輸入代碼符合該鎖密碼，并=0確認時，送出一個開鎖信號（F1=1），用于開鎖指示的發(fā)光二極管亮；若輸入代碼不符合該鎖密碼，并=0確認時，送出報警信號（F2=1），用于報警指示的發(fā)光二極管亮；若=1時，不送出任何信號。技能訓練：組合邏輯電路的設計與驗證（2）用“與非”門設計一個多數(shù)表決電路。當三個輸入端中有多數(shù)個（兩個或三個）為“1”時，輸出才為“1”。4．訓練步驟（1）設計一個電子鎖電路寫出設計過程，要求用最少的邏輯門實現(xiàn)，畫出實驗電路圖，搭試電路進行驗證，并自擬表格記錄實驗結果。（2）用“與非”門設計一個多數(shù)表決電路。按組合電路的設計步驟設計電路（寫出最簡與或表達式，然后變換為與非-與非形式并畫出實驗電路），在開發(fā)板上用74LS00和74LS20搭接電路并驗證功能。5．訓練報告要求（1）列出組合邏輯電路的設計過程，（2）繪制設計的電路圖。（3）記錄實驗結果并記錄，分析各電路邏輯功能的正確性。2.2：常用的集成組合邏輯電路2.2.1編碼器1．編碼及編碼器的概念用文字、數(shù)碼、符號等字符表示特定對象的過程，稱為編碼。在數(shù)字系統(tǒng)中，用多位二進制數(shù)碼0和1按某種規(guī)律排列，組成不同的碼字，用以表示某一特定的含義，稱為編碼。2．編碼器的分類能實現(xiàn)編碼操作的數(shù)字電路（邏輯電路）則稱為編碼器。編碼器輸入的是被編的信號，輸出的是所使用的二進制代碼，結構框圖如圖所示。通常輸入變量（信號）的個數(shù)m與輸出變量的位數(shù)n之間應滿足m≤2n。習慣上我們把有m個輸入端，n個輸出端的編碼器稱為m線－n線編碼器。2.2：常用的集成組合邏輯電路2.2.1編碼器2．編碼器的分類根據(jù)被編信號的不同特點和要求，編碼器可分為普通編碼器和優(yōu)先編碼器；按輸出代碼的位數(shù)跟輸入信號數(shù)之間的關系不同有二進制編碼器和二－十進制編碼器兩類。普通編碼器的輸入變量是互相排斥的，即每一時刻只能有一個輸入端提出編碼要求?；蛘哒f編碼器任何時刻只能對其中一個輸入信息（號）進行編碼，否則將在輸出端發(fā)生混亂。而優(yōu)先編碼器可以同時有幾個輸入端提出編碼要求，但電路只對其中優(yōu)先級別最高的信號進行編碼，其它信號均不被編碼。其輸入信號的優(yōu)先級別是設計人員根據(jù)需要預先確定的。2.2：常用的集成組合邏輯電路2.2.1編碼器2．編碼器的分類(1）二進制編碼器1位二進制數(shù)有0、1兩個數(shù)碼，可以表示2個信號；2位二進制數(shù)碼有4種取值組合，可以表示4個信號；3位二進制數(shù)碼有8種取值組合，可以表示8個信號；……n位二進制代碼有2n

種取值組合，可以表示2n個信號。用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器。顯然，二進制編碼器輸入信號的個數(shù)N與輸出變量的位數(shù)n之間滿足N＝2n的關系。N個信號n位代碼2.2：常用的集成組合邏輯電路2.2.1編碼器a．優(yōu)先編碼器74LS1482.2：常用的集成組合邏輯電路2.2.1編碼器a．優(yōu)先編碼器74LS1482.2：常用的集成組合邏輯電路2.2.1編碼器a．優(yōu)先編碼器74LS148優(yōu)先編碼器74LS148的功能表2.2：常用的集成組合邏輯電路2.2.1編碼器2．編碼器的分類（2）二—十進制編碼器將十進制數(shù)0～9編成二進制代碼的電路，即用四位二進制代碼表示一位十進制數(shù)的編碼電路，稱為二—十進制編碼器。該編碼器的輸入是代表0～9的十個信號（N=10），輸出是四位二進制代碼，故稱10線—4線編碼器。8421BCD碼編碼器就是最常用的一種二—十進制編碼器。其功能示意圖如圖所示。二—十進制編碼器功能示意圖2.2：常用的集成組合邏輯電路2.2.1編碼器2．編碼器的分類（2）二—十進制編碼器常用的二—十進制優(yōu)先編碼器有74LS147，它把I0～I9的十個狀態(tài)（數(shù)）分別編成十個BCD碼。其中I9的優(yōu)先權最高，I0的優(yōu)先權最低。其功能表如表所示。74LS147優(yōu)先編碼器的輸入端和輸出端都是低電平有效，即當某一個輸入端低電平0時，4個輸出端就以低電平0的輸出其對應的8421BCD編碼。當9個輸入全為1時，4個輸入出也全為1，代表輸入十進制數(shù)0的8421BCD編碼輸出。2.2：常用的集成組合邏輯電路2.2.2譯碼器1．譯碼及譯碼器的概念譯碼是編碼的逆過程，它是把二進制代碼所表示的特定信息翻譯出來的過程。如果將代碼比作電話號碼，那么譯碼就是按照電話號碼找用戶的過程。而能夠實現(xiàn)譯碼功能（操作）的電路稱為譯碼器。2．譯碼器的分類及方框圖根據(jù)譯碼信號的特點可把譯碼器分為二進制譯碼器、二－十進制譯碼器、顯示譯碼器。譯碼器輸入的是二進制代碼，輸出的是與輸入代碼相對應的信息，其框圖如圖所示。將n個輸入代碼轉換為對應的m個輸出信號的過程就是譯碼。顯然，輸入代碼的位數(shù)n與輸出的信號數(shù)m應滿足m≤2n的關系。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（1）二進制譯碼器把二進制代碼的所有組合狀態(tài)都翻譯出來的電路即為二進制譯碼器，其輸入輸出端子數(shù)滿足m＝2n。3線－8線譯碼器示意圖2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（1）二進制譯碼器當改變輸入A2、A1、A0的狀態(tài)，可得出相應的結果，如表所示。顯見，對于每一組輸入代碼，對應著一個確定的輸出信號。反過來說，每一個輸出都對應了輸入變量的一個最小項。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖集成3線—8線譯碼器74LS138，下圖是其邏輯功能示意圖。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖集成3線—8線譯碼器74LS138功能表如下由表可看出，譯碼器的每一個輸出對應了輸入變量的一個最小項，即譯碼器的輸出提供了輸入變量的所有最小項。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖用兩片74LS138可以擴展組成一個4線－16線譯碼器，電路如圖所示。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（2）二－十進制譯碼器將四位二進制代碼（BCD代碼）翻譯成一位十進制數(shù)字的電路，就是二－十進制譯碼器，又稱為BCD碼譯碼器。其中8421BCD碼譯碼器應用較廣泛。由于它有四個輸入端，十個輸出端，因此又稱4線－10線譯碼器。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（2）二－十進制譯碼器2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器顯示電路通常由譯碼器、驅動器和顯示器三部分組成。其中，把譯碼器和驅動器集成在一塊芯片上，即構成顯示譯碼器，它輸入的一般為二－十進制代碼（BCD代碼），輸出的信號則用于驅動顯示器件（數(shù)碼顯示器），顯示出十進制數(shù)字來。顯示電路的組成如圖所示。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器顯示器可以按顯示材料分為：熒光、發(fā)光二極管、液晶等；還可以按顯示內容分：文字、符號、數(shù)字等。目前常用的顯示器有發(fā)光二極管（LED）組成的七段數(shù)碼顯示器和液晶（LCD）七段數(shù)碼顯示器，它們一般都由a、b、c、d、e、f、g七段發(fā)光段組成，因此能驅動它們發(fā)光的顯示譯碼器必然就有七個輸出端，它們按需要輸出相應的高低電平，就能讓七段顯示器的某些段發(fā)光，從而顯示出相應的字形來。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器顯示器可以按顯示材料分為：熒光、發(fā)光二極管、液晶等；還可以按顯示內容分：文字、符號、數(shù)字等。目前常用的顯示器有發(fā)光二極管（LED）組成的七段數(shù)碼顯示器和液晶（LCD）七段數(shù)碼顯示器，它們一般都由a、b、c、d、e、f、g七段發(fā)光段組成，因此能驅動它們發(fā)光的顯示譯碼器必然就有七個輸出端，它們按需要輸出相應的高低電平，就能讓七段顯示器的某些段發(fā)光，從而顯示出相應的字形來。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器①七段數(shù)碼顯示器如圖所示的半導體發(fā)光二極管顯示器是數(shù)字電路中使用最多的顯示器，它有共陽極和共陰極兩種接法。a）引腳圖

（b）共陰極

（c）共陽極圖2-16半導體顯示器2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器①七段數(shù)碼顯示器陰極接法是各發(fā)光二極管陰極相接，a~g高電平驅動發(fā)光。共陽極接法是各發(fā)光二極管的陽極相接，a~g接低電平時亮（低電平驅動發(fā)光）。因此，利用不同發(fā)光段組合能顯示出0～9共10個數(shù)字。為了使數(shù)碼管能將數(shù)碼所代表的數(shù)顯示出來，必須將數(shù)碼經(jīng)顯示譯碼器譯出，然后，經(jīng)驅動器點亮對應的段，其中，輸出高電平有效的顯示譯碼器可驅動共陰極接法的數(shù)碼管；低電平有效的顯示譯碼器可驅動共陽極接法的數(shù)碼管。如圖所示為輸出高電平有效的顯示譯碼器驅動共陰的數(shù)碼管，顯示出數(shù)字“9”的示意圖。2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器②七段顯示譯碼器七段顯示譯碼器74LS48是一種輸出高電平有效、與共陰極七段數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進制代碼轉換成顯示器所需要的七個段信號。如圖所示為74LS48的邏輯符號和引腳圖，圖中，ABCD為8421BCD代碼輸入，Ya~Yg為七段輸出。74LS48具有多個輔助控制端，以增強器件的功能，具體如下頁所示:2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器②七段顯示譯碼器（a）邏輯符號

（b）引腳圖圖2-1874LS48的邏輯符號和引腳圖2.2：常用的集成組合邏輯電路2.2.2譯碼器2．譯碼器的分類及方框圖（3）顯示譯碼器②七段顯示譯碼器七段顯示譯碼器74LS48是一種輸出高電平有效、與共陰極七段數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進制代碼轉換成顯示器所需要的七個段信號。如圖所示為74LS48的邏輯符號和引腳圖，圖中，ABCD為8421BCD代碼輸入，Ya~Yg為七段輸出。74LS48具有多個輔助控制端，以增強器件的功能，具體如下頁所示:2.2：常用的集成組合邏輯電路2.2.2譯碼器74LS48的邏輯功能表如表所示2.2：常用的集成組合邏輯電路2.2.2譯碼器3．譯碼器的應用（1）用譯碼器實現(xiàn)組合邏輯函數(shù)由于一個n變量的二進制譯碼器，共有2n個輸出，其每一個輸出都對應了輸入變量的一個最小項（或最小項之非），即2n個輸出均為n變量的最小項（或最小項之非），而任意邏輯函數(shù)總能寫成若干個最小項之和的標準式，因此，用譯碼器再適當增加邏輯門（如與非門），就可以實現(xiàn)任何一個輸入變量不大于n的組合邏輯函數(shù)。當譯碼器輸出低電平有效時，多選用譯碼器和與非門實現(xiàn)邏輯函數(shù)；當輸出高電平有效時，多選用譯碼器和或門實現(xiàn)邏輯函數(shù)。2.2：常用的集成組合邏輯電路2.2.2譯碼器3．譯碼器的應用（1）用譯碼器實現(xiàn)組合邏輯函數(shù)74LS138是輸出低電平有效的三位二進制譯碼器，故在用它實現(xiàn)邏輯函數(shù)時應附加與非門。具體方法是：①根據(jù)邏輯函數(shù)的變量數(shù)選擇譯碼器；②寫出所給邏輯函數(shù)Y的最小項表達式；③將邏輯函數(shù)Y與所選用的譯碼器的輸出表達式進行比較，并將兩者的輸入變量進行代換，最后寫出邏輯函數(shù)Y與譯碼器各輸出端關系的函數(shù)表達式；④畫出連線圖。2.2：常用的集成組合邏輯電路2.2.2譯碼器3．譯碼器的應用（1）用譯碼器實現(xiàn)組合邏輯函數(shù)例2-5用74LS138及門電路實現(xiàn)解：2.2：常用的集成組合邏輯電路2.2.2譯碼器3．譯碼器的應用（1）用譯碼器實現(xiàn)組合邏輯函數(shù)例2-6用74LS138及門電路實現(xiàn)解：2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器1．數(shù)據(jù)選擇器的概念及示意圖根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路，即為數(shù)據(jù)選擇器。它是一種多輸入、單輸出的組合邏輯電路。數(shù)據(jù)選擇器能對多路信息進行選擇，逐個傳輸，故又稱多路選擇器，其功能是在多個輸入數(shù)據(jù)中選擇其中所需要的一個數(shù)據(jù)輸出，它是一種多輸入單輸出的組合邏輯電路，其作用相當于多路開關（單刀多擲開關）。其功能示意圖如圖所示。數(shù)據(jù)輸入數(shù)據(jù)輸出控制信號2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器2．數(shù)據(jù)選擇器的分類數(shù)據(jù)選擇器根據(jù)輸入端的個數(shù)分為四選一、八選一、十六選一等等。（1）四選一數(shù)據(jù)選擇器①邏輯框圖及邏輯符號如圖所示是四選一數(shù)據(jù)選擇器的邏輯框圖和邏輯符號。其中，A1、A0為控制數(shù)據(jù)準確傳送的地址輸入信號；D0~D3為供選擇的四路數(shù)據(jù)輸入端；為使能端（選通端），低電平有效；Y為輸出端。2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（1）四選一數(shù)據(jù)選擇器邏輯功能及輸出邏輯表達式當使能端＝1時，選擇器不工作，禁止數(shù)據(jù)輸入，此時無論控制端A1、A0為何種狀態(tài)，輸入數(shù)據(jù)D0～D3都不能被傳送到輸出端，Y＝0；＝0時，選擇器正常工作，允許數(shù)據(jù)選通，此時根據(jù)A1、A0的不同取值即可選擇相應的輸入信號輸出。當A1A0分別取值為00、01、10、11時，輸出Y分別選擇D0、D1、D2、D3。其輸入輸出關系如表所示。A1A0Y說

明1××0不輸出000D0Y=D0001D1Y=D1010D2Y=D2011D3Y=D32.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（1）四選一數(shù)據(jù)選擇器Y的邏輯表達式為：集成雙4選1數(shù)據(jù)選擇器74LS153邏輯符號和外引腳排列圖如圖所示。雙4選1數(shù)據(jù)選擇器74LS153包含兩個完全相同的4選1數(shù)據(jù)選擇器，兩個數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端是各自獨立的。通過給定不同的地址代碼，即可從4個輸入數(shù)據(jù)中選出所要的一個，并送至輸出端Y。2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（2）八選一數(shù)據(jù)選擇器（集成數(shù)據(jù)選擇器74LS151）74LS151是一種典型的集成電路數(shù)據(jù)選擇器，它有三個地址輸入端A2、A1、A0，八個數(shù)據(jù)輸入端D0～D7，兩個互補的輸出端W和，一個控制輸入端（使能端），如圖所示為其電路符號示意圖。2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（2）八選一數(shù)據(jù)選擇器（集成數(shù)據(jù)選擇器74LS151）其邏輯功能見表2-11所示。輸出W的邏輯表達式為：2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（3）數(shù)據(jù)選擇器的應用例2-7用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)邏輯函數(shù)圖2-26例2-7的邏輯圖

2.2：常用的集成組合邏輯電路2.2.3數(shù)據(jù)選擇器（3）數(shù)據(jù)選擇器的應用2.2：常用的集成組合邏輯電路2.2.4加法器（1）半加器兩個1位二進制數(shù)相加而不考慮來自低位的進位的加法運算稱為半加，實現(xiàn)半加運算的電路稱為半加器，簡稱HA。如兩個1位二進制數(shù)A與B

相加，本位和為S，進位輸出用C

表示。其運算關系如表2-12所示。ABSC0000011010101101半加器的輸出邏輯表達式為2.2：常用的集成組合邏輯電路2.2.4加法器（1）半加器根據(jù)半加器的邏輯函數(shù)表達式，可畫出其邏輯電路，如圖2-30（a）所示，邏輯符號如圖2-30（b）所示。（a）邏輯電路

（b）邏輯符號圖2-30半加器邏輯電路與邏輯符號2.2：常用的集成組合邏輯電路2.2.4加法器（2）全加器兩個1位二進制數(shù)和相鄰低位來的進位數(shù)相加的邏輯電路稱為全加器。假設本位的加數(shù)和被加數(shù)分別為Ai

和

Bi，低位的進位為Ci-1

，三者相加，本位和為Si，向高位的進位為Ci，其運算關系如表2-13所示。AiBiCi-1SiCi00000001100101001101100101010111001111112.2：常用的集成組合邏輯電路2.2.4加法器（2）全加器可求出全加器的邏輯函數(shù)表達式為：2.2：常用的集成組合邏輯電路2.2.4加法器（2）全加器根據(jù)全加器的邏輯函數(shù)表達式，可畫出其邏輯電路，如圖2-31（a）、（b）所示，邏輯符號如圖2-31（c）所示。（a）用與門、或門、非門實現(xiàn)

（b）用與或非門和非門實現(xiàn)

（c）邏輯符號圖2-31全加器邏輯電路與邏輯符號2.2：常用的集成組合邏輯電路2.2.4加法器（3）多位加法器能夠實現(xiàn)多位二進制數(shù)相加運算的電路稱為多位加法器。多位二進制數(shù)相加時，可以用一個全加器將各位加數(shù)串行輸入，逐位相加；也可以用多個全加器構成并行輸入，串行（逐位）進位加法器。圖2-32為由四個全加器組成的四位串行進位加法器。以上每一位的加法運算必須在低一位的運算完成之后才能進行，稱為串行進位。這種加法器的邏輯電路比較簡單，但運算速度較低。集成四位加法器74LS283是4位超前進位加法器，

可實現(xiàn)兩個四位二進制數(shù)的相加運算。其邏輯功能示意圖和外引腳排列圖如圖2-33所示。2.2：常用的集成組合邏輯電路2.2.4加法器（3）多位加法器圖中，A3~A0和B3~B0是兩個4位二進制數(shù)加數(shù)輸入端，S3~S0是4位二進數(shù)相加的和數(shù)輸出端，CI是低位來的進位輸入端，CO是向高位的進位輸出端。2.2：常用的集成組合邏輯電路2.2.5數(shù)值比較器（1）一位數(shù)值比較器兩個1位二進制數(shù)A和B進行比較，比較結果有3種情況：A﹥B、A﹤B和A=B可列出1位數(shù)值比較器的真值表如表2-14所示。輸入輸出AB00001010101010011001輸出邏輯函數(shù)表達式為2.2：常用的集成組合邏輯電路2.2.5數(shù)值比較器（1）一位數(shù)值比較器據(jù)輸出邏輯表達式，可畫出1位數(shù)值比較器的邏輯圖，如圖2-35所示。2.2：常用的集成組合邏輯電路2.2.5數(shù)值比較器（2）4位數(shù)值比較器多位數(shù)值比較器的比較規(guī)則是從高位到低位逐位比較。設兩個4位二進制數(shù)A3A2A1A0和B3B2B1B0進行比較，先比較最高位A3和B3，如果A3﹥B3，則A﹥B；如果A3﹤B3，則A﹤B；如果A3=B3，比較次高位A2和B2，A2﹥B2，則A﹥B；A2﹤B2，則A﹤B；A2=B2，還需比較A1和B1，依次類推。2.2：常用的集成組合邏輯電路2.2.5數(shù)值比較器集成4位數(shù)值比較器集成4位數(shù)值比較器74LS85邏輯功能示意圖和外引腳圖如圖2-36所示。（a）邏輯符號

（b）外引腳圖圖2-364位數(shù)值比較器74LS85圖中A3~A0和B3~B0為兩個4位二進制數(shù)輸入端；Y（A＞B）、Y（A＜B）、Y（A=B）為3個比較結果輸出端，高電平有效；I（A＞B）、I（A＜B）、I（A=B）為3個級聯(lián)輸入端。74LS85的功能表見表2-15。2.2：常用的集成組合邏輯電路2.2.5數(shù)值比較器集成4位數(shù)值比較器技能訓練1：用譯碼器實現(xiàn)邏輯函數(shù)1．訓練目標（1）熟悉74LS138的邏輯功能，理解使能端的作用；（2）能熟練完成3變量多數(shù)表決電路搭接與電路功能檢測。2．訓練器材（1）數(shù)字電子技術技能訓練開發(fā)板（2）集成電路74LS20、74LS138、杜邦線若干技能訓練1：用譯碼器實現(xiàn)邏輯函數(shù)3．訓練內容及步驟（1）利用開發(fā)板測試74LS138譯碼器的邏輯功能，并記錄實驗數(shù)據(jù)。（2）設計三人表決器電路并驗證電路的邏輯功能。（3）用74LS138及與非門設計一個四變量多數(shù)表決電路，其中D0必須同意，決議才通過，要求畫出邏輯電路圖，正確接線并測試電路的邏輯功能，列出表述其功能的真值表，記錄實驗數(shù)據(jù)。技能訓練1：用譯碼器實現(xiàn)邏輯函數(shù)5．訓練報告要求（1）列出具體實驗步驟。（2）整理實驗測試結果，說明74LS138譯碼器的功能。（3）畫出用74LS138及與非門構成的多數(shù)表決電路的邏輯電路圖，列出真值表。技能訓練2：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)1．訓練目標（1）熟悉74LS151的引腳排列并驗證其功能；（2）用74LS20和74LS151設計一個交通燈報警電路。2．訓練器材1．數(shù)字電子技術技能訓練開發(fā)板；2．集成電路74LS00、74LS151，杜邦線若干技能訓練2：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)3．訓練內容及步驟（1）利用數(shù)字邏輯實驗箱測試74LS151八選一數(shù)據(jù)選擇器的邏輯功能，并記錄實驗數(shù)據(jù)。（2）設計三人表決器電路并驗證電路的邏輯功能。（3）試設計一個交通燈故障報警電路。交通燈有紅、黃、綠三色。只有當其中一只亮時為正常，其余狀態(tài)均為故障。要求用74LS151及輔助門電路實現(xiàn)，設計出邏輯電路圖，擬出實驗步驟，接線并檢查電路的邏輯功能，列出表述其功能的真值表，記錄實驗數(shù)據(jù)。（4）試設計一個密碼電子鎖，鎖上有四個鎖孔A、B、C、D，當按下A和D、或A和C、或B和D時，再插入鑰匙，鎖即打開。若按錯了鍵孔，當插入鑰匙時，鎖打不開，并發(fā)出報警信號。要求用74LS151及輔助門電路實現(xiàn)，設計出邏輯電路圖，擬出實驗步驟，接線并檢查電路的邏輯功能，列出表述其功能的真值表，記錄實驗數(shù)據(jù)。技能訓練2：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)5．訓練報告要求（1）列出具體實驗步驟，整理實驗測試結果，說明74LS151八選一的功能。（2）列出具體實驗步驟，畫出用74LS151及輔助門電路構成的設計電路圖，列出真值表，求出邏輯表達式。項目實施：鍵控編碼顯示電路的設計與制作一、設計任務要求設計并制作一個具有對按鍵狀態(tài)實現(xiàn)編碼、并完成譯碼顯示功能的電路。二、電路設計1．電路設計編譯碼顯示電路一般由按鍵輸入電路、編碼電路、譯碼顯示電路電路組成，設計電路結構框圖如項目二開篇的項目引導表單所示。2．利用Multisim仿真軟件繪制出邏輯測試筆仿真電路。（1）電路繪制時，按圖2-44所示電路查找元器件并拖至繪圖區(qū)域，然后按要求更改標簽和顯示設置，連接仿真電路，并進行調試。項目實施：鍵控編碼顯示電路的設計與制作二、電路設計（2）電路性能測試，運行仿真，開關未按下時，數(shù)碼管不顯示。當按下開關時，數(shù)碼管應顯示對應的編碼（0~7），電路則正常工作，并將仿真結果計入表中；當數(shù)碼管顯示失常時，應檢查電路連接是否正確。項目實施：鍵控編碼顯示電路的設計與制作二、電路設計3．電路原理分析該電路可用于實現(xiàn)八路搶答器的數(shù)碼顯示，以S0~S7分別表示八路搶答輸入信號，當有一個開關被按下時，即輸入一個低電平，用74LS14