組合邏輯電路各種基本邏輯電路都是由基本的或復(fù)雜的邏輯門構(gòu)成的，它們在數(shù)字電路中已成為通用的標準邏輯器件。各種邏輯器件按邏輯功能可分為組合邏輯電路和時序兩大類：其中MSI代表中規(guī)模集成電路（指包含10～100個等效門的集成芯片）本章先討論組合邏輯電路以及它們的分析、設(shè)計方法。第3章

組合邏輯電路常見的組合邏輯電路：二進制數(shù)的四則運算電路、編碼電路、譯碼電路、奇偶校驗電路、數(shù)據(jù)分配器和數(shù)據(jù)選擇器等。一．組合邏輯電路的結(jié)構(gòu)和功能描述電路的輸出狀態(tài)（結(jié)果），只由當(dāng)時電路的各輸入取值決定。一旦輸入取值確定后，輸出結(jié)果就可以確定。3.1基本組合邏輯電路的分析和設(shè)計1.組合電路的分析方法（1）應(yīng)先寫出每一位輸出的邏輯表達式，（2）在給定各個變量的取值后，列出真值表，（3）最后確定電路的邏輯功能。二、基本組合邏輯電路的分析和設(shè)計方法例請分析給出電路的邏輯功能。解:(1)根據(jù)電路圖，寫出邏輯函數(shù)表達式如下：表達式往往不能直接確定電路的邏輯功能，所以通常需要列出真值表

(2)真值表如下：(3)由真值表可以得到電路的功能是：當(dāng)輸入的二進制碼中１的個數(shù)為奇數(shù)時，輸出為１?？梢姡@是一個３位奇偶校驗器。2.組合電路的設(shè)計設(shè)計是分析的反過程,通常要實現(xiàn)的功能要求是給定的,選定門電路后,能設(shè)計出完成該功能的具體電路。一般設(shè)計過程為：（1）根據(jù)題意或給定功能要求找出輸入和輸出邏輯變量；（2）列出真值表；（3）求出各個輸出的最簡與—或表達式（建議用卡諾圖法）；（4）用規(guī)定的邏輯門畫出整個邏輯電路圖。解：例:設(shè)計一個半加器電路，僅由兩數(shù)據(jù)相應(yīng)位相加，不計進位。（1）根據(jù)題意，設(shè)加數(shù)和被加數(shù)為、，相加后產(chǎn)生半加和為，向高位進位為。（2）由此得到真值表：1011010101100000進位半加和加數(shù)被加數(shù)輸出輸入（4）由異或門、與門實現(xiàn)的電路：（3）由真值表得到兩個輸出函數(shù)式（已是最簡式，否則用卡諾圖或代數(shù)法化簡）：3.組合邏輯電路的競爭和冒險如果輸出端門電路的兩個輸入信號A和B是輸入變量A經(jīng)過兩個不同的傳輸途徑而來的，那么當(dāng)輸入變量A的狀態(tài)發(fā)生突變時輸出端便有可能產(chǎn)生尖峰脈沖。就可能產(chǎn)生競爭-冒險例消除競爭—冒險現(xiàn)象(1)引入選通脈沖(2)接入濾波電容(3)修改邏輯設(shè)計S因此，只要輸出端的邏輯函數(shù)在一定條件下能簡化成**

可編程邏輯器件（PLD）PLD(ProgrammableLogicDevice)是指邏輯關(guān)系不用固定的硬件來實現(xiàn)，而是利用某種電路，通過編程技術(shù)來實現(xiàn)各種邏輯關(guān)系，進而達到同一器件實現(xiàn)不同邏輯函數(shù)的目的。二極管構(gòu)成的熔絲型可編程門陣列可編程與門可編程與門符號在未編程前，熔絲相當(dāng)于短路。工作原理編程：只需將與二極管正極端連的熔絲接地，然后加上編程電壓（電源5V時，編程電壓為25V）。此時，相應(yīng)熔絲將流過比正常電流大得多的電流而被熔斷（熔絲用低熔點的材料制成）。其它保留。如將與陣中的1#、4#、5#熔絲熔斷，則輸出變成1#5#4#通過編程，三變量可編程與門可產(chǎn)生多達64種“與”的邏輯函數(shù)可編程或門可編程或門符號未編程時，或陣電路的編程可將與二極管負極端連的熔絲接正電源，將熔絲熔斷。如將2#熔絲熔斷，則編程后的輸出為：2#三變量可編程或門可產(chǎn)生多達8種“或”的邏輯函數(shù)

PLD表示法硬“連接”----輸入項和與門輸入線的交叉處用“·”表示編程連接---用“×”表示空----表示沒有連接，輸入項和與門輸入線之間斷開實際應(yīng)用中，可編程與門的輸入變量可多達幾十個，或門陣列的輸入變量有八個以上。為了方便，常用PLD表示法。輸入項(輸入變量)

PLD中的緩沖器在PLD器件中通常大量使用具有緩沖器，一方面增加信號的驅(qū)動能力，另一方面產(chǎn)生互補輸出?？删幊剃嚵袑⒍鄠€PLD與、或門組合起來就成了PLD的與陣列和或陣列。用來產(chǎn)生各種各樣的“與-或”函數(shù)式，然后實現(xiàn)各種邏輯電路。

3.4.1二進制加法器數(shù)字系統(tǒng)要完成各種復(fù)雜運算和操作，首先必須具備加、減、乘、除四種最基本的算術(shù)運算。而在數(shù)字電路中，又只需具有加法運算和移位操作就能實現(xiàn)乘除法的運算。所以，加法電路是最基本的。在加法電路中半加電路和全加電路又是最低層的。一、一位加法器半加器僅由兩數(shù)據(jù)相應(yīng)位相加，不計進位全部由與非門實現(xiàn)必須把函數(shù)式變換成與非-與非表達式：全部用與非門的邏輯電路圖為：利用可公用的門半加器內(nèi)部的電路不管采用何種邏輯實現(xiàn)，都用邏輯符號表示：也可以全部用或非門實現(xiàn)一位全加器能實現(xiàn)二個加數(shù)的對應(yīng)位和相鄰低位的進位一起相加的加法電路。全加器真值表：0110011111100111010101001101100101000000結(jié)果輸出全加器輸入從表可得到二個輸出函數(shù)：化簡010110100001111001111001000001111001（2）當(dāng)用半加器實現(xiàn)時，需對上述式子作變換。棋盤格→異或邏輯關(guān)系（1）由上式可用與非門實現(xiàn)，圖略。(3)用可編程與或陣列實現(xiàn)一位二進制數(shù)的加法運算電路根據(jù)真值表，化簡后表達式為：1111110011101010100110110010100110000000

解：由邏輯式得可編程與或陣列電路圖用PLD實現(xiàn)的全加器電路二、多位二進制加法器4位并行輸入串行進位加法電路，可由四個1位全加器組成，如圖所示：這種加法方式稱為串行進位，其運算速度是比較低的。每做一次加法運算，需要經(jīng)過4個全加器的傳輸延遲時間，才能得到穩(wěn)定可靠的運算結(jié)果。為了加快運算速度，可以把串行進位改成超前進位（快速進位）把基本組合邏輯電路集成化，加上電源和某些控制端后，就成為一片中規(guī)模集成電路。中規(guī)模集成電路的功能完善，連接和功能擴展方便,應(yīng)用靈活在中規(guī)模集成電路中，通常給出某電路的功能表和芯片引腳圖，然后依據(jù)基本電路的工作原理，將該中規(guī)模集成電路應(yīng)用起來。因此，學(xué)習(xí)方法是首先讀懂該中規(guī)模集成電路的功能表，相應(yīng)引腳功能。中規(guī)模集成二進制加法器1.74HC283型4位二進制加法器4位被加數(shù)4位加數(shù)4位和數(shù)進位輸出進位輸入簡化邏輯圖2.用74HC283實現(xiàn)減法運算二進制的減法運算可以通過補碼的加法來實現(xiàn),首先將被減數(shù)和減數(shù)都變成補碼,然后做加法運算。該片做被減數(shù)和減數(shù)補碼相加運算得到和數(shù)補碼如co=1,表明被減數(shù)>減數(shù)得到和數(shù)為正該片將片I的正數(shù)加零，結(jié)果差也為正數(shù)1000-0011

1000+1100+110101100000110101101010101如co=0,表明被減數(shù)<減數(shù)得到和數(shù)為補碼該片實現(xiàn)反碼加1，實現(xiàn)原碼的差將補碼求反加10011-1000

0011+0111+1010110011100010110010001013.實現(xiàn)多位二進制數(shù)相加用兩片74HC283實現(xiàn)兩個8位的二進制數(shù)加法運算。4.實現(xiàn)代碼間的轉(zhuǎn)換

74HC283只能做加法，其功能不能改變。要實現(xiàn)代碼轉(zhuǎn)換其基本思路是：待轉(zhuǎn)換的代碼加上某個數(shù)即成目的代碼了。被加數(shù)加數(shù)結(jié)果代碼8421B3B2B1B02421000000000000000100000001001000000010001100000011010000000100010101101011011001101100011101101101100001101110100101101111將8421BCD碼轉(zhuǎn)換成2421BCD碼時，其真值表如表所示。圈1結(jié)果圈0結(jié)果B2、B1卡諾圖邏輯圖

被加數(shù)加數(shù)

結(jié)果代碼8421B3B2B1B02421000000000000000100000001001000000010001100000011010000000100010101101011011001101100011101101101100001101110100101101111

編碼器編碼器是將一個特定對象變換成一組二進制碼的電路。如一個單位、一戶家庭、一個部門、一個運動員等都可用一組n位的十進制代碼表示。實現(xiàn)代碼表示的具體電路就是編碼器。1.基本編碼器如將4個開關(guān)量編制成4組二位二進制代碼。真值表為：編碼器輸入二位碼輸出W0W1W2W3Y1Y0100000010001001010000111

3.2編碼器和譯碼器真值表說明：（1）同一時間只允許1個編碼對象輸入，其余不能輸入；（2）一個對象和一組代碼相對應(yīng)。00代表W0、01代表W1、10代表W2、11代表W3；二位代碼輸出中每位的函數(shù)為：編碼器輸入二位碼輸出W0W1W2W3Y1Y0100000010001001010000111利用同時不能出現(xiàn)二個以上編碼對象的約束條件，化簡后得：4線—2線編碼器編碼器輸入二位碼輸出W0W1W2W3Y1Y01000000100010010100001112.二進制編碼器將2n個特定對象編制成n位二進制代碼的一種組合邏輯電路。它在數(shù)字系統(tǒng)中應(yīng)用的非常普遍，例如：4線-2線（4/2）編碼器，8線-3線（8/3）編碼器，16線-4線（16/4）編碼器等。W1W0W2n-1：二進制編碼器Y0Y1Yn-1：3.二-十進制編碼器它是將十進制的0～9十個數(shù)字，用一組4位的二-十進制代碼（BCD碼）表示。4.優(yōu)先編碼器這種編碼器允許同時輸入二個或二個以上的輸入信號，但編碼器只對其中優(yōu)先權(quán)最高的待編碼對象實施編碼。編碼對象的優(yōu)先權(quán)高低可以在設(shè)計時預(yù)先規(guī)定。中規(guī)模集成編碼器及應(yīng)用

CD4532是一片應(yīng)用廣泛的8線—3線中規(guī)模集成優(yōu)先編碼器。引腳排列圖簡化邏輯圖CD4532功能表編碼器輸入代碼和控制輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010（1）明了輸入/輸出，8個輸入高電平有效，大數(shù)優(yōu)先，三位原碼輸出，是一個8線/3線優(yōu)先編碼器。編碼器輸入代碼和控制輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010CD4532功能表（2）EI使能端（高電平使能）。EO、GS的作用:EO只有在EI=1使能，而無編碼輸入時為“1”，其余情況為“0”，它可以控制相同編碼器的EI使能端。（3）GS端只有在編碼器使能情況下，而且編碼器有輸入時才為“1”，表示編碼器處于工作狀態(tài)。并區(qū)別無輸入和僅為IO輸入時的三位碼000。編碼器輸入代碼和控制輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010CD4532功能表例：請列出CD4532如圖所示連接時，輸出三位代碼和EO、GS狀態(tài)。解：此時Y2Y1Y0=100，EO=“0”，GS=“1”。+5V“1”“0”“0”“0”“1”例2：用兩片CD4532擴展成16線/4線的優(yōu)先編碼器。解：利用使能端EI和EO、GS端將兩片連接成分時工作制，輸出4位碼用或門擴展。EI使能端（高電平使能）。EO只有在EI=1使能，而無編碼輸入時為“1”，其余情況為“0”，它可以控制相同編碼器的EI使能端。

GS端只有在編碼器使能情況下，而且編碼器有輸入時才為“1”，表示編碼器處于工作狀態(tài)。并區(qū)別無輸入和僅為IO輸入時的三位碼000。工作原理分析：（1）因CD4532（2）的EI接“1”，當(dāng)A15～A8無輸入時，該片的Y2Y1Y0=000，GS=0，EO為“1”，CD4532（1）處于編碼狀態(tài)，輸出3位代碼由片（1）決定。（2）因CD4532（2）的EI接“1”，當(dāng)A15～A8有輸入時，該片的EO為“0”，CD4532（1）處于禁止編碼狀態(tài)，輸出3位代碼為000。由片（2）的位輸出代碼決定輸出。若電路輸入為A15A14…A8=00001×××,A7…A0=××….×?xí)r,各處的輸出如標記所示?！?”0000111101110譯碼器譯碼是編碼的反過程。即：將二進制代碼所代表的特定對象還原出來的電路。根據(jù)還原（翻譯）對象的不同，分為二進制譯碼器和二-十進制譯碼器（顯示譯碼器）。一、二進制基本譯碼器電路的輸入是n位二進制代碼，輸出為2n

種特定對象。如2/4、3/8、4/16等譯碼器。主要是能看懂電路符號和真值表一組代碼和輸出對象是一一對應(yīng)的關(guān)系；每一個輸出的邏輯函數(shù)是一個最小項譯碼器電路符號輸入111011011010101011100011100011111輸出使能控制

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真值表以2線-4線譯碼電路為例：2.中規(guī)模集成譯碼器及應(yīng)用（1）中規(guī)模集成譯碼器74HC138中規(guī)模集成譯碼器有二進制譯碼器，二—十進制BCD碼譯碼器等這些譯碼器連接方便，應(yīng)用廣泛。

74HC138是一片中規(guī)模集成的3線—8線譯碼器，3位碼輸入，8個輸出，加上電源和譯碼控制端引線，做成16條腳的集成封裝。74HC138譯碼器功能表●使能控制端的作用譯碼器使能工作。●●低電平有效，所以輸出變量上加了一個非號。（2）用2片74HC138擴展成4線—16線譯碼器利用控制端，采用分時制的工作方式，能方便地實現(xiàn)4線—16線的譯碼功能?！?dāng)A3A2A1A0為1000~1111時，片1禁止，片2使能，輸出為Y8~Y15。

當(dāng)A3A2A1A0為0000~0111時，片1使能，片2禁止，輸出為Y0~Y7；

……（3）用二進制譯碼器加適量的門電路，可以組成各種組合電路由于譯碼器的每一個輸出就是一個最小項，而任何一個輸出函數(shù)都可以表示為最小項之和表達式。所以，譯碼器配上適當(dāng)?shù)倪壿嬮T電路就可實現(xiàn)各種組合電路。如果將一邏輯函數(shù)的變量有序地加到譯碼器的輸入端，則譯碼器每一個輸出函數(shù)對應(yīng)輸入代碼的一個最小項，因此，譯碼器可用以實現(xiàn)組合邏輯電路的設(shè)計。例如：用2-4譯碼器實現(xiàn)函數(shù)，則將A、B分別接到地址A1、A0【例】試用3/8譯碼器設(shè)計一個能判別四位二進制碼中1的位數(shù)是奇數(shù)還是偶數(shù)的奇偶識別電路。可用“與非”和“與或”兩種門電路。解：令四位二進制碼為A3A2A1A0，輸出YOD表示1的位數(shù)為奇數(shù)，YE為偶數(shù)。則卡諾圖為：1010110100101010A3A2A1A00000010111101110圖中1方格表示奇數(shù)，0格為偶數(shù)。所以結(jié)合1格得到Y(jié)OD函數(shù)，結(jié)合0格得YE函數(shù)。1010110100101010A3A2A1A00000010111101110連接后的電路3.二-十進制譯碼器將輸入BCD碼翻譯成十進制數(shù)碼的組合邏輯電路，所以，又稱顯示譯碼器（譯碼后的結(jié)果能用顯示器顯示出來）、碼制變換譯碼器等。顯示器簡介顯示器分為點陣式和分段式兩種（也可按器件分為半導(dǎo)體和液晶兩類）。點陣式顯示器要點亮某一個字形時，只要點亮這些字形的點就行。一般由發(fā)光二極管等矩陣組成，常用于廣告、車站等場合。分段顯示器它可以是半導(dǎo)體分段式（LED數(shù)碼管）和液晶分段式兩種。

LED顯示器它由7段（不含小數(shù)點）、8段（含小數(shù)點）兩種，每一段就是一只發(fā)光二極管。又分為共陽極和共陰極結(jié)構(gòu)。公共電極abcdefgh公共電極共陽極共陰極要點亮某一段時，只需給該段加一個信號即可?！?”R接VCC=5V共陽極“1”R接地共陰極顯示字型時的基本筆劃公共電極abcdefgh公共電極分段式液晶顯示器（LCD）目前使用日益普遍功耗極微工作電壓低（2~5V）顯示清晰、體積小、壽命長缺點是響應(yīng)速度慢（10~200ms）結(jié)構(gòu)電路符號一種具有流動性的有機化合物的奇特光學(xué)特性而發(fā)光二-十進制譯碼器設(shè)計舉例【例2.3.1】試用非門和或非門設(shè)計一個8421BCD碼輸入的驅(qū)動七段半導(dǎo)體數(shù)碼管（共陰極）的二-十進制譯碼器。解：由于顯示器為七段半導(dǎo)體數(shù)碼管，所以譯碼器的輸出為七個輸出，四位BCD碼輸入，設(shè)計電路如下框圖所示：二-十進制譯碼器agDCBA由于LED是共陰極，所以譯碼器輸出應(yīng)為高電平才能點亮某段數(shù)碼管列出真值表：911011111001811111110001700001111110611111010110511011011010411001100010310011111100210110110100100001101000001111110000gfedcbaABCD字形輸出對應(yīng)段亮暗輸入8421代碼用卡諾圖化簡，得出七段的邏輯函數(shù)式，由于用或非門且驅(qū)動共陰極，所以用包圍“0”格，求或與式的最簡原函數(shù)。以a段為例：××11××××11101101DCBAa0000010111101110同理可得其它各段的函數(shù)式。從邏輯式可以計算出需要或非門的個數(shù)，畫出該設(shè)計電路如圖所示：（4）二—十進制譯碼器和數(shù)碼管的連接

A3～A0是四位8421BCD碼輸入端，Ya～Yg驅(qū)動七段數(shù)碼管的七個輸出，低電平輸出，集電極開路門結(jié)構(gòu)，適用于七段共陽極數(shù)碼管。74HC247（OC）二—十進制譯碼器7段低電平輸出3個特殊控制端4位BCD碼輸入①LT燈測試控制：

低電平有效，LT=0時，不管A3～A0狀態(tài)如何，Ya～Yg輸出都為低電平，共陽極七段數(shù)碼都能點亮，不測試時，LT置“1”。②BI/RBO滅燈輸入/滅零輸出控制端

BI=0為滅燈輸入，不管A3～A0狀態(tài)如何，Ya～Yg輸出都為高電平，把共陽的七段數(shù)碼管熄滅。作為滅零輸出端用時，可以作為下一位的滅零輸入。正常時應(yīng)置高電平。③RBI滅零輸入端

它與RBO配合使用，熄滅不必顯示的零。如有一個8位數(shù)碼顯示電路，整數(shù)部分5位，小數(shù)部分3位，在顯示16.8這個數(shù)字時將呈現(xiàn)00016.800字樣，如將前后多余零滅掉，則更加明了醒目。滅零輸入RBI和滅零輸出RBO連接圖RBIRBORBI數(shù)碼管數(shù)碼管數(shù)碼管數(shù)碼管數(shù)碼管數(shù)碼管數(shù)碼管數(shù)碼管“1”“1”小數(shù)點RBIRBORBIRBORBIRBORBIRBORBORBIRBORBIRBORBI168RBIRBO74HC247（OC）與共陽極數(shù)碼管的連接3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器大量應(yīng)用在數(shù)據(jù)采集和數(shù)字信號處理與通信系統(tǒng)中。1、數(shù)據(jù)選擇器的組成在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據(jù)中選出某一個來，或在多路數(shù)據(jù)采集系統(tǒng)中，選出某一路來。能實現(xiàn)這一功能的電路就是多路數(shù)據(jù)選擇器。原理圖模擬圖從數(shù)據(jù)的傳輸方式講，它是一個并行/串行的傳輸轉(zhuǎn)換電路。一個四選一(4/1)數(shù)據(jù)選擇器如圖所示：在使能控制端時，其輸出函數(shù)為：真值表輸入D3110D2010D1100D000001輸出使能

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4選1數(shù)據(jù)選擇器電路符號2.數(shù)據(jù)選擇器的應(yīng)用74HC153雙４選１數(shù)據(jù)選擇器74HC151８選１數(shù)據(jù)選擇器S3S2S1S0=0000～0111S3S2S1S0=1000～1111（1）擴大數(shù)據(jù)選擇范圍（2）實現(xiàn)各種組合型邏輯函數(shù)在選擇器使能條件下，選擇器的輸出函數(shù)為：從電路的輸出函數(shù)可知，數(shù)據(jù)選擇器是一個與-或表達式，而電路的結(jié)構(gòu)又是一個與或邏輯結(jié)構(gòu)。因此，用數(shù)據(jù)選擇器可以產(chǎn)生各種各樣的組合邏輯電路。用8選1數(shù)據(jù)選擇器74HC151實現(xiàn)以下三變量函數(shù)。解：令函數(shù)的3個變量都作選擇器地址輸入，然后將函數(shù)配成最小項之和形式?！纠?】

所以有，用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的方法：①把函數(shù)的輸入變量分為兩組，一組加到數(shù)據(jù)選擇器的地址端，余下的一組變量送到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。②求出加到每個數(shù)據(jù)輸入端的值。③畫出要實現(xiàn)的邏輯函數(shù)的邏輯圖。具體設(shè)計方法分三種情況說明：①采用具有n個地址端的數(shù)據(jù)選擇器實現(xiàn)n變量的函數(shù)時，應(yīng)將函數(shù)的輸入變量加到地址端（A），將函數(shù)卡諾圖各方格內(nèi)的值接到相應(yīng)的數(shù)據(jù)輸入端（D）。②當(dāng)函數(shù)輸入變量數(shù)小于數(shù)據(jù)選擇器的地址端時，應(yīng)將不用的地址端及不用的數(shù)據(jù)輸入端都接0（或接1）。③當(dāng)函數(shù)輸入變量大于數(shù)據(jù)選擇器地址端時，可任選幾個變量接到地址端，剩下的變量以一定的方式接到數(shù)據(jù)端。思考：如何用8選1數(shù)據(jù)選擇器74HC151實現(xiàn)1、2、四位奇偶校驗電路1010110100101010A3A2A1A00000010111101110A3A2A1A0YODYE試寫出圖示電路輸出函數(shù)式，并說明電路的邏輯功能是實現(xiàn)全加器和全減器功能。解：全加器和全加器進位【例2】全減器差全減器借位用8選1數(shù)據(jù)選擇器74HC151實現(xiàn)序列脈沖輸出。把多路數(shù)據(jù)選擇器的數(shù)據(jù)輸入端接上預(yù)先設(shè)計好的序列數(shù)據(jù)，而在地址控制端依次加上地址，則在選擇器的輸出端Y將可以輸出一個序列脈沖。圖示電路是產(chǎn)生01011001序列脈沖的邏輯電路?！纠?】二、數(shù)據(jù)分配器數(shù)據(jù)分配器是將一串行輸入數(shù)據(jù)，在n位地址的控制下，依次分配到2n個通道上去。原理圖模擬圖稱為1/4分配器。數(shù)據(jù)分配器電路圖圖中Di是串行數(shù)據(jù)，A1A0是分配地址，是四個輸出通道。在某種意義上，數(shù)據(jù)分配器是將串行輸入信號轉(zhuǎn)換成并行輸出。數(shù)據(jù)分配器實際上是一個譯碼器，A1A0當(dāng)作譯碼器的代碼輸入，Di作譯碼器的使能控制。因此，一個具有使能控制端的譯碼器又可作數(shù)據(jù)分配器。數(shù)據(jù)分配器真值表：數(shù)據(jù)111Di1111Di1101Di1101Di11100輸出地址DiDiDiDi輸入111011011010101011100011100011111輸出使能控制

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2線-4線譯碼電路真值表Di數(shù)值比較器數(shù)值比較器用來比較二個數(shù)據(jù)的大、小、是否相等，它經(jīng)常用在邏輯判斷，執(zhí)行程序的跳轉(zhuǎn)路徑或執(zhí)行何種操作等場合。分為串行比較器和并行比較器。一、1位并行數(shù)值比較器一位比較器框圖比較輸入結(jié)果輸出000010101010100110013.4加法器與數(shù)值比較器由函數(shù)式畫出電路圖：比較輸入結(jié)果輸出00001010101010011001二、多位數(shù)值比較器多位數(shù)值比較器通常用“高位優(yōu)先”的比較原則，如兩個4位的數(shù)值比較器A和B，A=A3A2A1A0、B=B3B2