1大家好第1章概述1.1電子系統(tǒng)設(shè)計方法的演變過程1.2硬件描述語言1.3EDA典型流程1.4硬件描述語言的新發(fā)展1.1電子系統(tǒng)設(shè)計方法的演變過程

自1959年第一片集成電路問世以來，至今已有40多年了。當(dāng)前的微型計算機處理器的制造工藝已經(jīng)達到了180?nm，并正向130?nm過渡.

集成電路設(shè)計技術(shù)的核心是EDA技術(shù).EDA是指以計算機為工作平臺，把應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)等融合在一個電子CAD通用軟件包中，輔助進行三方面的電子設(shè)計工作：集成電路設(shè)計、電子電路設(shè)計以及PCB設(shè)計。

回顧40多年來電子系統(tǒng)(集成電路)設(shè)計自動化的發(fā)展,?可將EDA技術(shù)分為三個階段：

1)?CAD階段(20世紀(jì)60年代～80年代初期)

CAD階段分別研制了一些單獨的軟件工具，主要有PCB(PrintedCircuitBoard)布線設(shè)計、電路模擬、邏輯模擬及版圖的繪制等，此時產(chǎn)生了計算機輔助設(shè)計的概念。例如，目前常用的PCB布線軟件Tango以及用于電路模擬的Spice軟件和后來產(chǎn)品化的IC版圖編輯與設(shè)計規(guī)則檢查等軟件都是這個時期的產(chǎn)品。

20世紀(jì)80年代初，由于集成電路規(guī)模越來越大，制作也趨于復(fù)雜，EDA技術(shù)有了較快的發(fā)展，許多軟件公司如Mentor、DaisySystem等進入市場，軟件工具的產(chǎn)品開始增多。存在兩個方面的問題：第一，各軟件工具是由多個公司開發(fā)的，只解決一個領(lǐng)域中的問題，如果將某個軟件輸出作為另一個軟件的輸入，需要手工處理，這往往很煩瑣，極大影響了設(shè)計速度；第二，對于復(fù)雜電子系統(tǒng)的設(shè)計，當(dāng)時的EDA工具不能夠提供系統(tǒng)級的仿真與綜合。

2)?CAE階段(20世紀(jì)80年代初期～90年代初期)

CAE階段在集成電路與電子系統(tǒng)設(shè)計方法學(xué)以及設(shè)計工具集成化方面取得了許多成果。能夠?qū)⒏鱾€工具集成為一個CAE系統(tǒng)。CAE階段中主要采用基于單元庫的半定制設(shè)計方法。這個階段典型的CAE系統(tǒng)有MentorGraphics、ValidDaisy等公司的產(chǎn)品。

3)?EDA階段(20世紀(jì)90年代以來)

20世紀(jì)90年代以來，對EDA系統(tǒng)提出了更高的要求。盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，各種EDA軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足，人們開始追求貫徹整個設(shè)計過程的自動化，這就是ESDA(ElectronicSystemDesignAutomation，電子系統(tǒng)設(shè)計自動化)。

它代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。

在第三代EDA系統(tǒng)中，除了引入硬件描述語言，還引入了行為綜合和邏輯綜合工具，并采用較高的抽象層次進行設(shè)計。按層次式方法進行管理，大大提高了處理復(fù)雜設(shè)計的能力，并且大幅度縮短了設(shè)計所需的周期。另外，采用專用的綜合優(yōu)化工具，使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化。因而第三代EDA系統(tǒng)一面世就迅速得到了廣泛的應(yīng)用。EDA技術(shù)的應(yīng)用范疇EDA技術(shù)的新發(fā)展

嵌入式處理器軟核的成熟

自主知識產(chǎn)權(quán)電子技術(shù)領(lǐng)域全方位融入EDA技術(shù)電子領(lǐng)域各學(xué)科的界限更加模糊、互為包容更大規(guī)模的FPGA和CPLD器件不斷推出IP核的廣泛應(yīng)用SoC高效低成本設(shè)計技術(shù)的成熟

軟IP--硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP--完成了綜合的功能塊。硬IP--供設(shè)計的最終階段產(chǎn)品：掩膜。現(xiàn)代EDA技術(shù)的特征:1．硬件描述語言設(shè)計輸入2．“自頂向下”設(shè)計方法（Top-down）3．開放性和標(biāo)準(zhǔn)化4．高層綜合與優(yōu)化EDA技術(shù)的發(fā)展趨勢

集成度和工藝水平不斷提高市場對系統(tǒng)的集成度不斷提出更高的要求高性能的EDA工具，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。計算機硬件平臺性能大幅度提高，為復(fù)雜的SoC設(shè)計提供了物理基礎(chǔ)。1.2硬件描述語言1.2.1硬件描述語言(HDL)硬件描述語言(HardwareDescriptionLanguage)是硬件設(shè)計人員和EDA工具之間的界面，它主要用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。硬件描述語言的主要功能是編寫設(shè)計文件。

在EDA領(lǐng)域中，一般把用HDL語言建立的數(shù)字模型稱為軟核(SoftCore)，把用HDL建模和綜合后生成的網(wǎng)表稱為固核(HardCore)。重復(fù)利用這些模塊可以縮短開發(fā)時間，提高產(chǎn)品開發(fā)成功率，并提高設(shè)計效率。1.2.2為什么要用HDL1設(shè)計復(fù)雜性

目前電子設(shè)計的規(guī)模越來越大，復(fù)雜度越來越高，為使如此復(fù)雜的芯片變得易于被人腦理解，很有必要用一種高級語言來表達其功能，隱藏其具體實現(xiàn)的細(xì)節(jié)。在芯片設(shè)計中不得不使用硬件描述語言，而具體實現(xiàn)交由邏輯綜合工具完成。2設(shè)計效率

涉入電子市場的廠商要面對巨大的壓力：提高邏輯設(shè)計的效率，降低設(shè)計成本，更重要的是縮短設(shè)計周期。有效的HDL語言和主計算機仿真系統(tǒng)在將設(shè)計錯誤的數(shù)目減少到最低限度方面起到不可估量的作用，并使第一次投片便能成功地實現(xiàn)芯片的功能成為可能。3方便修改使用硬件描述語言將使檢測各種設(shè)計方案變成一件很容易、很方便的事情，因為對方案的修改只需要修改HDL程序就行了，這比修改原理圖要容易得多。

1.2.3HDL的發(fā)展歷史

HDL最早是由Iverson公司于1962年提出的。一些高等院校及科研單位也開發(fā)了數(shù)百種產(chǎn)品，比較著名的包括AHPL、MIMOLA和SCHOLAR等。另外，一些大型的計算機制造商也都有其內(nèi)部使用的各自的設(shè)計語言，如得克薩斯儀器公司的TIHDL。有些HDL是從一些已有的軟件程序設(shè)計語言發(fā)展而來的，如SiliconCompiler公司的M和Gateway公司的VerilogHDL是從C語言發(fā)展而來的，而BLM、MIMOLA和SCHOLAR是以PASCAL語言為基礎(chǔ)的。

VerilogHDL語言最初是于1983年由GatewayDesignAutomation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言，當(dāng)時它只是一種專用語言。

1989年，GDA公司被Cadence公司并購。1990年，Cadence公司正式發(fā)布VerilogHDL語言，并成立了OpenVerilogInternational(OVI)這一促進Verilog發(fā)展的國際性組織。

1992年，OVI開始致力于推廣VerilogOVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)，并于1995年使VerilogHDL語言成為IEEE標(biāo)準(zhǔn)，稱為IEEEStd1364—1995。VerilogHDL的發(fā)展歷史圖表1.2.4VerilogHDL與VHDL的比較

VerilogHDL與VHDL是目前兩種最常用的硬件描述語言，同時也都是IEEE標(biāo)準(zhǔn)化的HDL語言。歸納起來，它們主要有以下幾點不同：

(1)從推出過程來看，VHDL偏重于標(biāo)準(zhǔn)化的考慮，而VerilogHDL與EDA工具的結(jié)合更為緊密。VHDL是國際上第一個標(biāo)準(zhǔn)化的HDL語言(IEEE-1076)，是為了實現(xiàn)美國國防部VHSIC計劃所推出的各個電子部件供應(yīng)商具有統(tǒng)一數(shù)據(jù)交換格式的要求。相比之下，VerilogHDL則是在全球最大的EDA/ESDA供應(yīng)商Cadence公司的扶持下針對EDA工具開發(fā)的HDL語言。

(2)與VHDL相比，VerilogHDL的編程風(fēng)格更加簡潔明了、高效便捷。如果單純從描述結(jié)構(gòu)上考察，兩者的代碼之比為3∶1。

(3)VerilogHDL也于1995年實現(xiàn)標(biāo)準(zhǔn)化(IEEE-1364)。目前市場上所有EDA/ESDA工具都同時支持這兩種語言，而在ASIC設(shè)計領(lǐng)域，VerilogHDL占有明顯的優(yōu)勢。1.3EDA典型流程進入20世紀(jì)90年代以來，電子信息類產(chǎn)品的開發(fā)明顯出現(xiàn)兩個特點：一是產(chǎn)品的復(fù)雜程度加深；二是產(chǎn)品的上市時限緊迫。這兩點對EDA技術(shù)提出了新的要求，為此業(yè)界開始使用一種高層次的電子設(shè)計方法，也稱為系統(tǒng)級的設(shè)計方法。

高層次設(shè)計是一種“概念驅(qū)動”形式的設(shè)計。使用高層次設(shè)計方法，設(shè)計人員不需要再通過門級原理圖來描述電路，而只要針對設(shè)計目標(biāo)進行功能描述。這樣設(shè)計人員就可以擺脫電路細(xì)節(jié)的束縛，把精力集中在創(chuàng)造性的方案與概念構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入到EDA系統(tǒng)中之后，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。

高層次設(shè)計方法的典型流程如圖1.1所示：圖1.1高層次設(shè)計方法的典型流程1.原理圖輸入(Schematicdiagrams)2、硬件描述語言(HDL文本輸入)設(shè)計輸入（DesignEntry）

EDA設(shè)計的流程（1）ABEL-HDL（2）AHDL（3）VHDL（4）VerilogHDLIEEE標(biāo)準(zhǔn)硬件描述語言與軟件編程語言（C、PASCAL等）的區(qū)別??綜合（Synthesis）將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程◆行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄存器傳輸級（RTL）◆邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（包括觸發(fā)器）◆版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示綜合器是能夠自動實現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉(zhuǎn)化為具體電路結(jié)構(gòu)網(wǎng)表的工具C、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器

COMPILER軟件編譯器和硬件綜合器區(qū)別VHDL/VERILOG.程序

硬件描述語言綜合器

SYNTHESIZER為ASIC設(shè)計提供的電路網(wǎng)表文件（a）軟件語言設(shè)計目標(biāo)流程（b）硬件語言設(shè)計目標(biāo)流程適配

適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件對CPLD器件而言，產(chǎn)生熔絲圖文件(即JEDEC文件)；對FPGA器件則產(chǎn)生Bitstream位流數(shù)據(jù)文件仿真（Simulation）

功能仿真（FunctionSimulation）時序仿真（TimingSimulation）前仿真：即RTL級仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。后仿真：用門級模型做驗證，檢查門的互連邏輯其功能是否正確。仿真是對所設(shè)計電路的功能的驗證仿真與模擬的區(qū)別？？編程（Program）

把適配后生成的編程文件裝入到PLD器件中的過程，或稱為下載。通常將對基于EEPROM工藝的非易失結(jié)構(gòu)PLD器件的下載稱為編程（Program）將基于SRAM工藝結(jié)構(gòu)的PLD器件的下載稱為配置（Configure）常用的EDA軟件工具集成的CPLD/FPGA開發(fā)工具邏輯綜合工具仿真工具其他設(shè)計工具集成的CPLD/FPGA開發(fā)工具

邏輯綜合工具（SynthesisTools）

仿真工具（simulationtools）1.4硬件描述語言的新發(fā)展當(dāng)前超大規(guī)模集成電路的設(shè)計面臨著這樣一些問題：

(1)設(shè)計重用、知識產(chǎn)權(quán)和內(nèi)核插入。

(2)綜合，特別是高層次綜合和混合模型的綜合。

(3)驗證，包括仿真驗證和形式驗證等自動驗證手段。

(4)深亞微米效應(yīng)。這些問題給EDA技術(shù)的發(fā)展提出了新的課題，為了解決這些問題，對HDL語言進行改進和發(fā)展是很必要的，例如IEEE在1993年就對VHDL語言進行了第一次修訂。目前眾多研究者都認(rèn)為從更高的抽象層次上開展設(shè)計，并提高元件模型的可重用性(Reusability)，可以提高設(shè)計效率。這方面的工作以O(shè)OVHDL和DEVHDL為代表。另外，如何拓寬HDL語言的應(yīng)用范圍，也是研究的重點之一。這方面值得注意的有VITAL(VHDLInitiativeTowardsASIDLibrary)等工作。此外，為解決系統(tǒng)級設(shè)計和軟硬件協(xié)同設(shè)計的問題，EDA工業(yè)協(xié)會的工程技術(shù)建議委員會提出了系統(tǒng)級描述語言(SystemLevelDescriptionLanguage)的概念。1.4.1OOVHDL

OOVHDL(ObjectOrientedVHDL)，即面向?qū)ο蟮腣HDL。其主要概念來自美國國防部支持的RPASSP(RapidPrototypingofApplicationSpecificationSignalProcessors，快速專用信號處理器原型)計劃。目前IEEE有一個專門的小組對OOVHDL進行研究。1.4.2DEVHDL應(yīng)對可重用性的問題。美國杜克大學(xué)發(fā)展的DEVHDL(DukeExtendedVHDL)通過增加一些語句，使設(shè)計者可以在VHDL描述中調(diào)用不可綜合的子系統(tǒng)。此外，DEVHDL計劃提供一種抽象子系統(tǒng)功能的方式，使設(shè)計者能夠在不熟悉子系統(tǒng)實現(xiàn)細(xì)節(jié)的情況下了解其功能。杜克大學(xué)用DEVHDL進行了一些多芯片系統(tǒng)的設(shè)計，結(jié)果表明，DEVHDL可以極大地提高設(shè)計能力。1.4.3VITAL

業(yè)界和IEEE開展了一系列研究工作的成果。VITAL有以下一些主要特點：