GZ-0992024

集成電路應(yīng)用開(kāi)發(fā)賽項(xiàng)來(lái)源于集成電路行業(yè)真實(shí)工作

任務(wù)，由“集成電路設(shè)計(jì)驗(yàn)證”、“集成電路工藝仿真”、“集成

電路測(cè)試開(kāi)發(fā)”三個(gè)模塊組成。

一、集成電路設(shè)計(jì)驗(yàn)證

（一）子任務(wù)1

使用集成電路設(shè)計(jì)軟件，根據(jù)下面功能要求，使用

0.18μm工藝PDK，設(shè)計(jì)集成電路原理圖并進(jìn)行功能仿真；在

此基礎(chǔ)上完成版圖設(shè)計(jì)和驗(yàn)證。

1.任務(wù)要求

設(shè)計(jì)一個(gè)鑒幅器，它有兩個(gè)穩(wěn)定狀態(tài)，從一個(gè)狀態(tài)到另

一個(gè)狀態(tài)的轉(zhuǎn)換取決于輸入信號(hào)的幅度，可以將非矩形脈沖

變成矩形脈沖。

2.操作過(guò)程

（1）根據(jù)給定的工藝庫(kù)選擇P和N兩種MOS管,其溝

道長(zhǎng)度均為1.5μm，MOS管數(shù)量盡量少。

（2）設(shè)置電路引腳，包括1個(gè)電源VCC（電源值為5V）、

1個(gè)地信號(hào)GND、1個(gè)輸入信號(hào)端VIN、1個(gè)信號(hào)輸出端

VOUT。

（3）根據(jù)裁判現(xiàn)場(chǎng)抽取確定VTP、VTN值，選手運(yùn)行

仿真程序，確定相應(yīng)管子的溝道寬度，并展示輸出結(jié)果。

1

（4）完成版圖設(shè)計(jì)，需考慮放置焊盤(pán)和布局的合理性，

并且版圖面積盡量小。

（5）通過(guò)DRC檢查與LVS驗(yàn)證。

3.現(xiàn)場(chǎng)評(píng)判要求

（1）只允許展示已完成的電路圖、仿真圖、DRC檢查

和LVS驗(yàn)證結(jié)果、版圖及尺寸。

（2）不能進(jìn)行增加、刪除、修改、連線(xiàn)等操作。

（二）子任務(wù)2

利用給定的FPGA芯片內(nèi)部資源，根據(jù)要求設(shè)計(jì)邏輯模

塊，完成功能仿真驗(yàn)證并下載至FPGA芯片驗(yàn)證功能。

1.任務(wù)要求

（1）FPGA應(yīng)用系統(tǒng)板開(kāi)發(fā)

比賽用FPGA應(yīng)用系統(tǒng)板分成兩部分，一部分是比賽現(xiàn)

場(chǎng)提供的已經(jīng)設(shè)計(jì)完成的FPGA應(yīng)用基礎(chǔ)板，另外一部分是

需要選手設(shè)計(jì)焊接的FPGA應(yīng)用開(kāi)發(fā)板。

首先根據(jù)比賽所提供的PCB板和電子元器件以及相關(guān)

裝配圖等，進(jìn)行FPGA應(yīng)用開(kāi)發(fā)板的設(shè)計(jì)及焊接；在此基礎(chǔ)

上將比賽現(xiàn)場(chǎng)提供的FPGA應(yīng)用基礎(chǔ)板裝接到FPGA應(yīng)用開(kāi)

發(fā)板上，形成完整的FPGA應(yīng)用系統(tǒng)板。

（2）FPGA程序設(shè)計(jì)與下載驗(yàn)證

設(shè)計(jì)一個(gè)狀態(tài)機(jī)，該狀態(tài)機(jī)包括1個(gè)時(shí)鐘信號(hào)，1個(gè)信

號(hào)輸入端IN和3個(gè)信號(hào)輸出端OUT1、OUT0、HZ。狀態(tài)機(jī)

的狀態(tài)轉(zhuǎn)移要求如表1所示，在CLK上升沿觸發(fā)進(jìn)行狀態(tài)

2

轉(zhuǎn)移。比賽選手采用VerilogHDL語(yǔ)言，并使用相關(guān)軟件完

成電路設(shè)計(jì)和功能仿真，并將設(shè)計(jì)下載到FPGA應(yīng)用系統(tǒng)板

上進(jìn)行功能驗(yàn)證。

表1狀態(tài)轉(zhuǎn)移表

序號(hào)狀態(tài)轉(zhuǎn)移轉(zhuǎn)移條件

100—>010/0

201—>100/0

310—>110/0

411—>000/1

500—>111/1

611—>101/0

710—>011/0

801—>001/0

2.操作過(guò)程

（1）采用FPGA應(yīng)用系統(tǒng)板頻率為32MHz的晶振；

（2）選手設(shè)計(jì)一個(gè)分頻器，將32MHz進(jìn)行分頻，產(chǎn)生

的信號(hào)作為表1所示狀態(tài)機(jī)的時(shí)鐘輸入；

（3）設(shè)計(jì)表1所示的狀態(tài)機(jī)；

（4）使用VerilogHDL設(shè)計(jì)七段數(shù)碼管譯碼電路；

（5）將OUT1OUT0組合的二進(jìn)制數(shù)經(jīng)譯碼后，送到

FPGA應(yīng)用系統(tǒng)擴(kuò)展板的七段數(shù)碼管上進(jìn)行顯示，從數(shù)碼管

上直接讀出0，1，2，3這四個(gè)數(shù)。

3

3.現(xiàn)場(chǎng)評(píng)判要求

（1）只允許展示已完成的電路圖、驗(yàn)證結(jié)果等。

（2）FPGA系統(tǒng)板不能進(jìn)行增加、刪除、修改、連線(xiàn)等

操作。

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二、集成電路工藝仿真

（一）子任務(wù)1

基于集成電路工藝仿真平臺(tái)，回答集成電路制造環(huán)節(jié)相

關(guān)知識(shí)方面的問(wèn)題。

1.單選題

（1）將預(yù)行制好的掩膜版直接和涂有光刻膠的晶片表

面接觸，再用紫外光照射來(lái)進(jìn)行曝光的方法，稱(chēng)為（）曝光。

A、接觸式

B、接近式

C、投影式

D、掃描式

（2）用四氯化硅氫還原法進(jìn)行硅提純時(shí)，通過(guò)（）可以

得到高純度的四氯化硅。

A、高溫還原爐

B、精餾塔

C、多晶沉積設(shè)備

D、單晶爐

（3）視頻中是某臺(tái)正在作業(yè)的設(shè)備，當(dāng)該區(qū)域的液體供

應(yīng)不足時(shí)，可能會(huì)造成下列選項(xiàng)中的哪種現(xiàn)象？（）

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A.切割崩邊

B.晶粒脫離藍(lán)膜

C.劃片位置偏移

D.藍(lán)膜開(kāi)裂

（4）避光測(cè)試是通過(guò)顯微鏡觀(guān)察到待測(cè)點(diǎn)位置、完成扎

針位置的調(diào)試后，用（）遮擋住晶圓四周，完全避光后再進(jìn)

行測(cè)試。

A、氣泡膜

B、不透明袋

C、黑布

D、白布

（5）在視頻中，（）不屬于沒(méi)有被粘接而留在藍(lán)膜上的

晶粒。

A.崩邊

B.正常良品

C.針印過(guò)深

D.針印偏出PAD點(diǎn)

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（6）濺射法是由（）轟擊靶材表面，使靶原子從靶表面

飛濺出來(lái)淀積在襯底上形成薄膜。

A、電子

B、中性粒子

C、負(fù)離子

D、帶能離子

（7）通常一個(gè)片盒中最多裝（）片晶圓。

A、15

B、20

C、25

D、30

（8）利用全自動(dòng)探針臺(tái)進(jìn)行扎針測(cè)試時(shí)，關(guān)于上片的步

驟，下列所述正確的是（）。

A、打開(kāi)蓋子→片盒放置→片盒下降→片盒到位→片盒

固定→合上蓋子

B、打開(kāi)蓋子→片盒放置→片盒到位→片盒下降→片盒

固定→合上蓋子

C、打開(kāi)蓋子→片盒放置→片盒下降→片盒固定→片盒

到位→合上蓋子

D、打開(kāi)蓋子→片盒放置→片盒固定→片盒下降→片盒

到位→合上蓋子

（9）晶圓切割的作用是（）。

7

A、對(duì)晶圓邊緣進(jìn)行修正

B、將完整的晶圓分割成單獨(dú)的晶粒

C、在完整的晶圓上劃出切割道的痕跡，方便后續(xù)晶粒的

分離

D、切除電氣性能不良的晶粒

（10）點(diǎn)銀漿時(shí)，銀漿的覆蓋范圍需要（）。

A、小于50%

B、大于50%

C、大于75%

D、不小于90%

2.多選題

（1）雜質(zhì)以恒定的表面雜質(zhì)濃度源源不斷的通入，該擴(kuò)

散過(guò)程稱(chēng)為（）。

A、恒定源擴(kuò)散

B、預(yù)淀積

C、有限源擴(kuò)散

D、再分布

（2）工藝用水中可能存在的污染物有（）。

A、顆粒

B、細(xì)菌

C、有機(jī)物

D、溶解氧

8

（3）晶圓框架盒的主要作用為（）。

A、固定并保護(hù)晶圓，避免其隨意滑動(dòng)而發(fā)生碰撞口

B、用于儲(chǔ)存晶圓的容器

C、保護(hù)藍(lán)膜，防止晶圓上的藍(lán)膜受到污染

D、便于周轉(zhuǎn)搬運(yùn)

（4）二氧化硅作為選擇性擴(kuò)散掩蔽層的條件有（）。

A、二氧化硅膜足夠厚

B、二氧化硅性質(zhì)比較穩(wěn)定

C、雜質(zhì)在二氧化硅中的擴(kuò)散系數(shù)遠(yuǎn)遠(yuǎn)小于在硅中的擴(kuò)

散系數(shù)

D、二氧化硅的絕緣性比較好

（5）摻氯氧化的好處是（）。

A、降低固定氧化物電荷

B、對(duì)Na+俘獲和中性化

C、能抑制氧化層錯(cuò)

D、迫使原子更快的穿越氧化層

（6）光刻膠的最重要的性能指標(biāo)有（）。

A、靈敏度

B、分辨率

C、粘附性

D、抗蝕性

（7）切片是拋光片制備中一道重要的工序，因?yàn)檫@一工

序基本上決定了硅片的四個(gè)重要參數(shù)，即晶向以及（）。

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A、平行度

B、直徑

C、翹度

D、厚度

（8）軟烘（softbake）的目的是什么？（）。

A、將硅片上覆蓋的光刻膠溶劑去除

B、增強(qiáng)光刻膠的粘附性以便在顯影時(shí)光刻膠可以很好

地粘附

C、緩和在旋轉(zhuǎn)過(guò)程中光刻膠膜內(nèi)產(chǎn)生的應(yīng)力

D、使顯影后的膠膜更加堅(jiān)硬

（9）在全自動(dòng)探針臺(tái)上進(jìn)行扎針調(diào)試時(shí)，需要根據(jù)晶圓

測(cè)試隨件單在探針臺(tái)輸入界面輸入的信息包括（）。

A、晶圓產(chǎn)品名稱(chēng)

B、晶圓印章批號(hào)

C、晶圓片號(hào)

D、晶圓尺寸

（10）砷化鎵的濕法腐蝕溶液包括（）。

A、HF

B、H2SO4

C、H2O2

D、H2O

（二）子任務(wù)2

基于集成電路工藝仿真平臺(tái)，進(jìn)行集成電路制造環(huán)節(jié)相

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關(guān)技能方面的操作。

1.晶圓清洗

（1）考核技能點(diǎn)

考查清洗劑的使用、清洗時(shí)間和溫度、氣體噴射參數(shù)等。

（2）具體操作

在虛擬仿真中通過(guò)設(shè)置拋光片清洗設(shè)備參數(shù)、執(zhí)行工藝

流程并以操作、圖片或問(wèn)答的形式考查對(duì)清洗的目的、清洗

劑的類(lèi)型、不同有機(jī)污染物的處理方法等內(nèi)容。

2.擴(kuò)散工藝

（1）考核技能點(diǎn)

考查操作氧化爐進(jìn)行擴(kuò)散工藝，并在爐管內(nèi)開(kāi)始擴(kuò)散的

過(guò)程，同時(shí)為保證后續(xù)工藝質(zhì)量，需要檢驗(yàn)擴(kuò)散層的質(zhì)量，

確認(rèn)本次擴(kuò)散情況，同時(shí)監(jiān)控氧化爐工作是否正常。

（2）具體操作

在虛擬仿真中通過(guò)設(shè)置氧化爐的設(shè)備參數(shù)、執(zhí)行工藝流

程并以操作、圖片或問(wèn)答的形式考查對(duì)雜質(zhì)源選擇、溫度控

制、擴(kuò)散時(shí)間及速率等工藝流程的理解。

3.離子注入

（1）考核技能點(diǎn)

考查對(duì)離子注入技術(shù)的認(rèn)知與設(shè)備參數(shù)設(shè)置，通過(guò)設(shè)置

所需的半導(dǎo)體摻雜類(lèi)型，并能夠在注入完成后退火以緩和注

入過(guò)程中的損傷。

（2）具體操作

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在虛擬仿真中通過(guò)設(shè)置離子注入機(jī)的設(shè)備參數(shù)、執(zhí)行工

藝流程并以操作、圖片或問(wèn)答的形式考查對(duì)雜質(zhì)摻入、電學(xué)

性質(zhì)改變、硬化表面等工藝流程的理解。

4.晶圓減薄與劃片

（1）考核技能點(diǎn)

考查準(zhǔn)確設(shè)置減薄機(jī)與劃片機(jī)工作參數(shù)的能力。

（2）具體操作

在虛擬仿真中需要選擇適當(dāng)?shù)牡毒咭约皽?zhǔn)確設(shè)置刀具

參數(shù)的能力，如刀盤(pán)速度、刀盤(pán)深度；劃片工藝中調(diào)節(jié)參數(shù)

的能力，如刀盤(pán)壓力、過(guò)渡速度等。檢查劃片面質(zhì)量，測(cè)量

劃片線(xiàn)的精度和平整度等。

5.注塑與電鍍?nèi)ヒ缌?/p>

（1）考核技能點(diǎn)

考查塑封和電鍍?nèi)ヒ缌霞夹g(shù)的認(rèn)知與設(shè)備參數(shù)設(shè)置，通

過(guò)塑封膠注保護(hù)和封裝集成電路芯片，并通過(guò)電鍍的方式去

除溢出金屬料。

（2）具體操作

在虛擬仿真中通過(guò)設(shè)置注塑機(jī)與電鍍機(jī)等的設(shè)備參數(shù)、

執(zhí)行工藝流程并以操作、圖片或問(wèn)答的形式考查對(duì)塑封膠注

入時(shí)間、固化溫度、電鍍處理、清洗等工藝流程的理解。

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三、集成電路測(cè)試開(kāi)發(fā)

參賽選手從現(xiàn)場(chǎng)下發(fā)的元器件中選取待測(cè)試芯片及工

裝所需元件和材料，參考現(xiàn)場(chǎng)下發(fā)的技術(shù)資料（芯片手冊(cè)、

元器件清單等），在規(guī)定時(shí)間內(nèi)，按照相關(guān)電路原理與電子

裝接工藝，設(shè)計(jì)、焊接、調(diào)試工裝板，搭建和配置測(cè)試環(huán)境，

使用測(cè)試儀器與工具，實(shí)施并完成測(cè)試任務(wù)。

集成電路測(cè)試共分為數(shù)字集成電路測(cè)試、模擬集成電路

測(cè)試和專(zhuān)用集成電路測(cè)試三項(xiàng)子任務(wù)。

（一）子任務(wù)一：數(shù)字集成電路測(cè)試

例如待測(cè)芯片：譯碼器(例如SN74LS139N)，引腳圖如

圖1所示。

圖1SN74LS139N引腳圖

1.參數(shù)測(cè)試

（1）靜態(tài)測(cè)試：

1）測(cè)試條件：VCC=5V，Eb=1;

2）測(cè)試要求：測(cè)試9、10、11、12引腳，輸出測(cè)試結(jié)

果并標(biāo)注單位；

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（2）VOH輸出高電平電壓測(cè)試

1）測(cè)試條件：VCC=4.75V，IOH=-0.4mA，VIL=0.8V;

2）測(cè)試要求：測(cè)試4、5、6、7引腳，輸出測(cè)試結(jié)果

并標(biāo)注單位；

（3）IOL輸出低電平電流測(cè)試

1）測(cè)試條件：IOL=4mA,VCC=4.75V；

2）測(cè)試要求：測(cè)試4、5、6、7引腳，輸出測(cè)試結(jié)果

并標(biāo)注單位；

（4）IIL輸入低電平電流測(cè)試

1）測(cè)試條件：VCC=5V,VI=0.4V；

2）測(cè)試要求：測(cè)試4、5、6、7引腳，輸出測(cè)試結(jié)果

并標(biāo)注單位；

2.功能測(cè)試

設(shè)計(jì)、焊接、調(diào)試完成測(cè)試工裝，用該譯碼器驅(qū)動(dòng)四位

LED循環(huán)顯示，搭建并配置測(cè)試環(huán)境，測(cè)試O0a-O3a輸出電

壓值并標(biāo)注單位。

（二）子任務(wù)二：模擬集成電路測(cè)試

例如待測(cè)芯片：OPA2277。OPA2277是雙運(yùn)放集成電路，

它采用8腳雙列直插塑料封裝，內(nèi)部包含四組形式完全相同

的運(yùn)算放大器，除電源共用外，兩組運(yùn)放相互獨(dú)立。其引腳

功能如圖2所示:

14

圖2OPA2277引腳及功能示意圖

圖2中V+為正電源端；V-為負(fù)電源端；-IN為反相輸入

端；+IN為同相輸入端；OUT為輸出端。其工作條件為：?jiǎn)?/p>

電源：4V～36V；雙電源：±2V～±16V。測(cè)試電路圖如圖3

所示：

圖3OPA2277參數(shù)測(cè)試圖

1.參數(shù)測(cè)試

(1)IB輸入偏置電流測(cè)試

1）測(cè)試條件：?jiǎn)坞娫?V供電；

2）測(cè)試要求：分別記錄單電源及雙電源供電時(shí)的測(cè)試

結(jié)果并標(biāo)注單位；

(2)VOS失調(diào)電壓測(cè)試

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1）測(cè)試條件：?jiǎn)坞娫?0V供電；

2）測(cè)試要求：記錄測(cè)試結(jié)果并標(biāo)注單位；

(3)CMRR共模抑制比測(cè)試

1）測(cè)試條件：?jiǎn)坞娫?0V供電；

2）測(cè)試要求：記錄測(cè)試結(jié)果并標(biāo)注單位；

（4）AOL開(kāi)環(huán)增益測(cè)試

1）測(cè)試條件：雙電源±10V供電；

2）測(cè)試要求：記錄測(cè)試結(jié)果并標(biāo)注單位；

2.應(yīng)用電路測(cè)試

利用比賽現(xiàn)場(chǎng)提供的LM324芯片、萬(wàn)能板、各類(lèi)阻容元

件等，搭建一個(gè)如圖4所示300mA的恒流源。

R21kΩ

VCC12V

2

4

R11kΩU1A

01100Ω

2R5

1

Ui6R31kΩ33OPA2277U

8R6

R41kΩ

1kΩGND