計(jì)算機(jī)組成原理核心題庫(kù)（含答案解析）一、單項(xiàng)選擇題（每題2分，共15題）下列選項(xiàng)中，不屬于計(jì)算機(jī)硬件五大基本組成部分的是（）A.運(yùn)算器B.控制器C.操作系統(tǒng)D.存儲(chǔ)器答案：C解析：計(jì)算機(jī)硬件五大組成部分為運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備；操作系統(tǒng)屬于軟件范疇，故C錯(cuò)誤。CPU中用于暫時(shí)存放操作數(shù)和中間運(yùn)算結(jié)果的部件是（）A.程序計(jì)數(shù)器（PC）B.累加器（ACC）C.指令寄存器（IR）D.地址寄存器（MAR）答案：B解析：累加器是CPU內(nèi)的通用寄存器，主要用于暫存操作數(shù)與中間結(jié)果；PC存放下一條指令地址，IR存放當(dāng)前指令，MAR存放存儲(chǔ)器地址，故B正確。下列存儲(chǔ)器中，存取速度最快的是（）A.硬盤B.高速緩沖存儲(chǔ)器（Cache）C.內(nèi)存（DRAM）D.光盤答案：B解析：存儲(chǔ)器速度從快到慢排序?yàn)椋篊ache＞內(nèi)存＞硬盤＞光盤；Cache用于緩解CPU與內(nèi)存的速度差異，故B正確。指令執(zhí)行過程中，“取指令”階段的操作是（）A.根據(jù)IR中的指令opcode執(zhí)行運(yùn)算B.將PC中的地址送MAR，讀取指令到IRC.計(jì)算下一條指令地址并更新PCD.將操作數(shù)從存儲(chǔ)器讀入累加器答案：B解析：“取指令”階段核心是按PC地址讀取指令：①PC→MAR；②存儲(chǔ)器讀指令→MDR→IR；③PC自增準(zhǔn)備下一條指令，故B正確。下列關(guān)于總線的說法，錯(cuò)誤的是（）A.數(shù)據(jù)總線（DB）是雙向傳輸?shù)腂.地址總線（AB）的寬度決定存儲(chǔ)器尋址空間C.控制總線（CB）傳輸控制信號(hào)與時(shí)序信號(hào)D.總線只能連接CPU與存儲(chǔ)器答案：D解析：總線是系統(tǒng)部件間的公共傳輸線，可連接CPU、存儲(chǔ)器、I/O設(shè)備（如顯卡、硬盤）等，故D錯(cuò)誤。若某計(jì)算機(jī)的地址總線寬度為20位，則其最大尋址空間為（）A.1KBB.1MBC.1GBD.1TB答案：B解析：尋址空間=2^地址總線寬度，2^20=1048576字節(jié)=1MB，故B正確。下列不屬于微操作的是（）A.MAR←(PC)B.加法運(yùn)算（ACC←(ACC)+(MDR)）C.執(zhí)行“MOVA,B”指令D.MDR←(存儲(chǔ)器)答案：C解析：微操作是CPU內(nèi)部最基本的操作（如寄存器間數(shù)據(jù)傳輸、簡(jiǎn)單運(yùn)算）；“執(zhí)行MOV指令”是宏觀指令操作，需分解為多個(gè)微操作，故C錯(cuò)誤。中斷響應(yīng)過程中，首先要完成的操作是（）A.保護(hù)斷點(diǎn)地址B.識(shí)別中斷源C.執(zhí)行中斷服務(wù)程序D.恢復(fù)斷點(diǎn)地址答案：A解析：中斷響應(yīng)步驟為：①關(guān)中斷→②保護(hù)斷點(diǎn)（PC值入棧）→③查找中斷服務(wù)程序地址→④執(zhí)行服務(wù)程序；斷點(diǎn)保護(hù)是確保中斷返回后能繼續(xù)執(zhí)行原程序的關(guān)鍵，故A正確。下列關(guān)于DRAM與SRAM的說法，正確的是（）A.DRAM需要定期刷新，SRAM無需刷新B.DRAM集成度低，SRAM集成度高C.DRAM速度快，SRAM速度慢D.DRAM用于Cache，SRAM用于內(nèi)存答案：A解析：DRAM靠電容存儲(chǔ)電荷，需每10-100ms刷新一次；SRAM靠觸發(fā)器存儲(chǔ)數(shù)據(jù)，無需刷新。SRAM速度快、集成度低、成本高（用于Cache），DRAM速度慢、集成度高、成本低（用于內(nèi)存），故A正確。指令系統(tǒng)中，采用不同尋址方式的主要目的是（）A.簡(jiǎn)化指令格式B.擴(kuò)大尋址空間，靈活訪問數(shù)據(jù)C.提高指令執(zhí)行速度D.減少指令條數(shù)答案：B解析：尋址方式（如直接尋址、間接尋址、變址尋址）可通過基址、變址等寄存器擴(kuò)展地址范圍，實(shí)現(xiàn)對(duì)不同存儲(chǔ)位置數(shù)據(jù)的靈活訪問，故B正確。CPU中控制器的核心部件是（）A.算術(shù)邏輯單元（ALU）B.程序計(jì)數(shù)器（PC）C.微程序控制器（或硬布線控制器）D.指令寄存器（IR）答案：C解析：控制器的核心是“指令執(zhí)行控制單元”，分為微程序控制器（通過微程序?qū)崿F(xiàn)指令控制）和硬布線控制器（通過邏輯電路實(shí)現(xiàn)），故C正確；ALU屬于運(yùn)算器，PC、IR是控制器的輔助部件。下列I/O接口方式中，不需要CPU主動(dòng)查詢狀態(tài)的是（）A.程序查詢方式B.中斷控制方式C.無條件傳送方式D.輪詢方式答案：B解析：中斷控制方式中，I/O設(shè)備準(zhǔn)備就緒后主動(dòng)向CPU發(fā)中斷請(qǐng)求，CPU無需持續(xù)查詢；程序查詢、輪詢均需CPU主動(dòng)檢查設(shè)備狀態(tài)，故B正確。若某指令的操作碼為6位，則該指令系統(tǒng)最多可包含（）條不同指令A(yù).16B.32C.64D.128答案：C解析：操作碼位數(shù)決定指令數(shù)量，2^6=64，故C正確。存儲(chǔ)器層次結(jié)構(gòu)設(shè)計(jì)的核心原則是（）A.速度越快，容量越大B.容量越大，成本越低C.兼顧速度、容量與成本的平衡D.只追求最高速度答案：C解析：存儲(chǔ)器層次（Cache-內(nèi)存-硬盤）通過“高速小容量+低速大容量”的組合，在速度（接近Cache）、容量（接近硬盤）、成本（接近硬盤）間實(shí)現(xiàn)平衡，故C正確。下列關(guān)于微程序的說法，錯(cuò)誤的是（）A.微程序存放在控制存儲(chǔ)器（CM）中B.一條機(jī)器指令對(duì)應(yīng)一段微程序C.微程序由微指令組成D.微程序與硬件無關(guān)答案：D解析：微程序是硬件實(shí)現(xiàn)的指令控制邏輯，依賴控制存儲(chǔ)器、微指令寄存器等硬件部件；軟件與硬件無關(guān)，故D錯(cuò)誤。二、判斷題（每題1分，共15題）運(yùn)算器的核心部件是算術(shù)邏輯單元（ALU），可完成算術(shù)運(yùn)算與邏輯運(yùn)算。（）答案：對(duì)解析：ALU是運(yùn)算器的核心，承擔(dān)加減乘除、與或非等運(yùn)算功能。程序計(jì)數(shù)器（PC）的內(nèi)容始終指向當(dāng)前正在執(zhí)行的指令地址。（）答案：錯(cuò)解析：PC存放下一條要執(zhí)行的指令地址，當(dāng)前指令地址由IR中的指令地址字段或MAR存儲(chǔ)。內(nèi)存的存取速度比硬盤快，但斷電后數(shù)據(jù)會(huì)丟失。（）答案：對(duì)解析：內(nèi)存（DRAM/SRAM）為易失性存儲(chǔ)器，斷電數(shù)據(jù)丟失；硬盤為非易失性存儲(chǔ)器，斷電數(shù)據(jù)保留，且內(nèi)存速度遠(yuǎn)快于硬盤?？刂瓶偩€的傳輸方向是單向的，只能從CPU向其他部件傳輸信號(hào)。（）答案：錯(cuò)解析：控制總線雙向傳輸，如CPU向存儲(chǔ)器發(fā)“讀/寫控制信號(hào)”，存儲(chǔ)器向CPU發(fā)“就緒信號(hào)”。指令的地址碼字段用于指定操作數(shù)的地址或操作數(shù)本身。（）答案：對(duì)解析：地址碼字段有多種作用：直接地址（操作數(shù)地址）、立即數(shù)（操作數(shù)本身）、寄存器號(hào)（操作數(shù)在寄存器中）等。SRAM的功耗比DRAM高，因此更適合用于移動(dòng)設(shè)備的內(nèi)存。（）答案：錯(cuò)解析：SRAM功耗高、成本高，DRAM功耗低、成本低，移動(dòng)設(shè)備內(nèi)存多采用DRAM；SRAM多用于Cache。中斷服務(wù)程序執(zhí)行完畢后，需恢復(fù)斷點(diǎn)地址和現(xiàn)場(chǎng)信息，才能返回原程序。（）答案：對(duì)解析：恢復(fù)斷點(diǎn)（PC值出棧）和現(xiàn)場(chǎng)（寄存器數(shù)據(jù)恢復(fù)）是中斷返回的必要步驟，確保原程序正常繼續(xù)執(zhí)行?？偩€的帶寬是指總線每秒能傳輸?shù)淖畲髷?shù)據(jù)量，單位為MB/s或GB/s。（）答案：對(duì)解析：總線帶寬=總線寬度（字節(jié)數(shù)）×總線頻率（Hz），反映總線的數(shù)據(jù)傳輸能力。微指令的格式分為水平型和垂直型，水平型微指令的并行操作能力更強(qiáng)。（）答案：對(duì)解析：水平型微指令包含多個(gè)微操作控制字段，可同時(shí)執(zhí)行多個(gè)微操作；垂直型微指令類似機(jī)器指令，一次執(zhí)行一個(gè)微操作，并行能力弱。I/O設(shè)備與主機(jī)之間的數(shù)據(jù)傳輸必須通過內(nèi)存進(jìn)行。（）答案：錯(cuò)解析：存在直接內(nèi)存訪問（DMA）方式，I/O設(shè)備可繞過CPU直接與內(nèi)存?zhèn)鬏敂?shù)據(jù)，無需CPU干預(yù)。指令系統(tǒng)的兼容性是指不同型號(hào)的CPU可執(zhí)行相同的指令集。（）答案：對(duì)解析：如x86架構(gòu)CPU兼容相同的x86指令集，確保不同品牌、型號(hào)的CPU可運(yùn)行相同程序。高速緩沖存儲(chǔ)器（Cache）的命中率越高，CPU訪問存儲(chǔ)器的平均速度越慢。（）答案：錯(cuò)解析：Cache命中率越高，CPU從Cache獲取數(shù)據(jù)的概率越大，平均訪問速度越快（平均速度=命中率×Cache速度+（1-命中率）×內(nèi)存速度）。硬布線控制器的優(yōu)點(diǎn)是靈活性強(qiáng)，可通過修改微程序擴(kuò)展指令系統(tǒng)。（）答案：錯(cuò)解析：硬布線控制器通過邏輯電路實(shí)現(xiàn)指令控制，修改需重新設(shè)計(jì)電路，靈活性差；微程序控制器可通過修改微程序擴(kuò)展指令，靈活性強(qiáng)。立即尋址方式的操作數(shù)直接包含在指令中，無需訪問存儲(chǔ)器。（）答案：對(duì)解析：立即尋址的地址碼字段即操作數(shù)（立即數(shù)），指令執(zhí)行時(shí)直接從指令中取數(shù)，速度快。存儲(chǔ)器的“存取時(shí)間”是指從發(fā)出讀寫請(qǐng)求到數(shù)據(jù)傳輸完成的總時(shí)間。（）答案：對(duì)解析：存取時(shí)間是存儲(chǔ)器的核心性能指標(biāo)，反映數(shù)據(jù)讀寫的速度。三、簡(jiǎn)答題（每題8分，共5題）簡(jiǎn)述CPU的主要組成部分及各部分功能。答案解析：CPU主要由運(yùn)算器、控制器、寄存器組三部分組成：（1）運(yùn)算器：核心為ALU（算術(shù)邏輯單元），負(fù)責(zé)執(zhí)行算術(shù)運(yùn)算（加減乘除）和邏輯運(yùn)算（與、或、非、異或）；輔助部件有累加器（ACC）、暫存器等，用于暫存操作數(shù)與中間結(jié)果。（3分）（2）控制器：負(fù)責(zé)協(xié)調(diào)CPU各部件及整機(jī)工作，核心功能包括：①取指令（按PC地址讀取指令到IR）；②分析指令（解碼IR中的操作碼，確定指令類型）；③執(zhí)行指令（生成微操作控制信號(hào)，控制運(yùn)算器、存儲(chǔ)器等執(zhí)行操作）；④控制程序流程（處理中斷、跳轉(zhuǎn)等）。（3分）（3）寄存器組：分為通用寄存器（如AX、BX，用于暫存數(shù)據(jù)）和專用寄存器（如PC、IR、MAR、MDR，分別存放指令地址、當(dāng)前指令、存儲(chǔ)器地址、存儲(chǔ)器數(shù)據(jù)），速度遠(yuǎn)快于內(nèi)存，用于減少CPU與內(nèi)存的交互次數(shù)，提升效率。（2分）說明存儲(chǔ)器層次結(jié)構(gòu)的組成及“Cache-內(nèi)存-硬盤”三級(jí)結(jié)構(gòu)的作用。答案解析：（1）存儲(chǔ)器層次結(jié)構(gòu)由“高速緩沖存儲(chǔ)器（Cache）、主存儲(chǔ)器（內(nèi)存）、輔助存儲(chǔ)器（硬盤/SSD）”組成，按速度從快到慢、容量從大到小、成本從高到低分層排列。（2分）（2）三級(jí)結(jié)構(gòu)的核心作用是平衡速度、容量與成本：①Cache：速度最快（納秒級(jí)）、容量最?。↘B-MB級(jí)）、成本最高，用于存放CPU近期頻繁訪問的數(shù)據(jù)/指令，緩解CPU與內(nèi)存的速度差異（CPU速度遠(yuǎn)快于內(nèi)存），減少CPU等待時(shí)間。（2分）②內(nèi)存：速度中等（納秒-微秒級(jí)）、容量中等（GB級(jí)）、成本中等，作為CPU與硬盤的中間緩沖，存放當(dāng)前運(yùn)行的程序和數(shù)據(jù)，解決硬盤速度慢無法滿足CPU實(shí)時(shí)訪問需求的問題。（2分）③硬盤：速度最慢（毫秒級(jí)）、容量最大（TB級(jí)）、成本最低，用于長(zhǎng)期存儲(chǔ)大量程序和數(shù)據(jù)（非易失性），解決內(nèi)存容量小、斷電數(shù)據(jù)丟失的問題。（2分）通過“局部性原理”（CPU訪問數(shù)據(jù)具有時(shí)間/空間局部性），三級(jí)結(jié)構(gòu)可使CPU訪問存儲(chǔ)器的平均速度接近Cache，容量接近硬盤，成本接近硬盤。簡(jiǎn)述指令執(zhí)行的基本過程（以“取指-譯碼-執(zhí)行”為例）。答案解析：指令執(zhí)行分為“取指令、指令譯碼、執(zhí)行指令、寫回結(jié)果、更新PC”五個(gè)階段，以“ADDA,[200H]”（累加器A加內(nèi)存200H地址的數(shù)據(jù)，結(jié)果存A）為例：（1）取指令：①PC中的地址（如100H）送MAR；②控制器向存儲(chǔ)器發(fā)“讀控制信號(hào)”，存儲(chǔ)器將100H地址的指令（ADDA,[200H]）讀入MDR；③MDR中的指令送IR，同時(shí)PC自增（如變?yōu)?01H），準(zhǔn)備下一條指令。（2分）（2）指令譯碼：IR中的操作碼（ADD）送指令譯碼器，解碼為“加法操作”；地址碼（200H）送MAR，確定操作數(shù)地址。（2分）（3）執(zhí)行指令：①控制器向存儲(chǔ)器發(fā)“讀控制信號(hào)”，存儲(chǔ)器將200H地址的操作數(shù)（如5）讀入MDR；②ALU接收ACC中的數(shù)據(jù)（如3）和MDR中的操作數(shù)（5），執(zhí)行3+5=8的加法運(yùn)算。（2分）（4）寫回結(jié)果：ALU的運(yùn)算結(jié)果（8）送回ACC，更新累加器數(shù)據(jù)。（1分）（5）更新PC：PC保持101H，準(zhǔn)備執(zhí)行下一條指令（無跳轉(zhuǎn)時(shí)）。（1分）對(duì)比程序查詢方式與中斷控制方式的優(yōu)缺點(diǎn)及適用場(chǎng)景。答案解析：|對(duì)比維度|程序查詢方式|中斷控制方式||----------------|---------------------------------------|---------------------------------------||工作原理|CPU主動(dòng)循環(huán)查詢I/O設(shè)備狀態(tài)，準(zhǔn)備就緒后傳輸數(shù)據(jù)|I/O設(shè)備準(zhǔn)備就緒后向CPU發(fā)中斷請(qǐng)求，CPU響應(yīng)后處理||優(yōu)點(diǎn)|硬件結(jié)構(gòu)簡(jiǎn)單，程序邏輯清晰|CPU利用率高（無需等待，可并行處理其他任務(wù)）||缺點(diǎn)|CPU利用率低（等待時(shí)無法執(zhí)行其他任務(wù)）|硬件復(fù)雜（需中斷控制器、中斷向量表），存在中斷開銷||適用場(chǎng)景|低速、少量I/O設(shè)備（如鍵盤、打印機(jī)）|高速、多I/O設(shè)備（如硬盤、網(wǎng)卡）|（每點(diǎn)2分，共8分，需明確優(yōu)缺點(diǎn)與場(chǎng)景的對(duì)應(yīng)關(guān)系）簡(jiǎn)述微程序控制器的組成及工作原理。答案解析：（1）微程序控制器組成：①控制存儲(chǔ)器（CM）：存放微程序（由微指令組成）；②微指令寄存器（MIR）：存放當(dāng)前執(zhí)行的微指令；③微地址形成部件：生成下一條微指令的地址（順序執(zhí)行或分支跳轉(zhuǎn)）；④微操作控制電路：將微指令的控制字段轉(zhuǎn)換為控制信號(hào)，控制CPU部件操作。（4分）（2）工作原理：①一條機(jī)器指令對(duì)應(yīng)一段微程序，微程序由若干條微指令組成；②執(zhí)行機(jī)器指令時(shí)，首先根據(jù)指令的操作碼，通過微地址形成部件找到該指令對(duì)應(yīng)的微程序入口地址；③從CM中讀取第一條微指令到MIR，微操作控制電路解析MIR，向CPU各部件（如ALU、寄存器）發(fā)送控制信號(hào)，執(zhí)行微操作；④微地址形成部件根據(jù)當(dāng)前微指令的下地址字段或條件（如運(yùn)算結(jié)果標(biāo)志），生成下一條微指令地址；⑤重復(fù)步驟③-④，直至執(zhí)行完該機(jī)器指令對(duì)應(yīng)的所有微指令，準(zhǔn)備執(zhí)行下一條機(jī)器指令。（4分）四、分析題（每題10分，共2題）某計(jì)算機(jī)系統(tǒng)中，Cache容量為16KB，內(nèi)存容量為1GB，Cache的命中率為95%，Cache的存取時(shí)間為10ns，內(nèi)存的存取時(shí)間為100ns。請(qǐng)計(jì)算CPU訪問存儲(chǔ)器的平均存取時(shí)間，并分析提高Cache命中率對(duì)平均存取時(shí)間的影響。答案解析：（1）平均存取時(shí)間計(jì)算公式：平均時(shí)間=命中率×Cache存取時(shí)間+(1-命中率)×內(nèi)存存取時(shí)間代入數(shù)據(jù)：平均時(shí)間=95%×10ns+(1-95%)×100ns=0.95×10+0.05×100=9.5ns+5ns=14.5ns（6分）（2）Cache命中率對(duì)平均時(shí)間的影響：①命中率提升：若命中率從95%提高到98%，則平均時(shí)間=0.98×10+0.02×100=9.8ns+2ns=11.8ns，平均時(shí)間顯著降低，接近Cache的存取時(shí)間；（2分）②命中率下降：若命中率從95%降至80%，則平均時(shí)間=0.8×10+0.2×100=8ns+20ns=28ns，平均時(shí)間大幅上升，接近內(nèi)存的存取時(shí)間；（1分）③結(jié)論：Cache命中率是影響平均存取時(shí)間的關(guān)鍵因素，提高命中率可有效縮短CPU等待數(shù)據(jù)的時(shí)間，提升系統(tǒng)性能（如通過優(yōu)化Cache替換算法、增大Cache容量實(shí)現(xiàn)）。（1分）分析“直接尋址”“寄存器尋址”“變址尋址”三種尋址方式的特