【配置學(xué)問】Virtex-5FPGA的配置

配置方案

Xilinx為終端用戶供應(yīng)了配置Virtex-5FPGA所需的敏捷性。Vrtex-5FPGA支持以下方案：

串行

最簡潔的配置方案，串行吞吐量。

主串行

XilinxFPGA驅(qū)動XilinxPROMCLK,因為XilinxPROM為XilinxFPGA供應(yīng)了串行(xl)配置數(shù)據(jù)。

CCINT=1.0V

；cco

丁

CCLK

MODE=Master

DINW*

Serial

DONE

INIT_B

PROGB

從串行

XilinxPROM的內(nèi)部振蕩器驅(qū)動XilinxFPGACCLK,因為XilinxPROM為XilinxFPGA供應(yīng)了串行

(xl)配置數(shù)據(jù)。

,flWf=1.8V(XCFxxP)

；CCO=25V募搜

CCJC

丁

CCLK

MODE=Slave

DIN>y,R,EX

TSerial

DONE

OE/RESHINIT_B

CFPROGB

?ExternalCLKOUTpulluprequiredwhencascadingPROMs

從串行

外部時鐘驅(qū)動XilinxPROMCLK,XilinxPROM驅(qū)動XilinxFPGACCLK,因為XilinxPROM為Xil

inxFPGA供應(yīng)了串行(xl)配置數(shù)據(jù)。

=1.0V

So-25V

CcAUxC

I

CLKOUT

MODE=Slave

DO

TSerial

PMfom.FUsbCE

OE/RESET

CF

CLK

I-ISystem------------

I」IClock

?ExternalCLKOUTpulluprequiredwhencascadingPROMs

A返回頁首

從串行

外部時鐘驅(qū)動XilinxFPGACLK和XilinxPROMCLK,因為XilinxPROM為XilinxFPGA供應(yīng)了串

行(xl)配置數(shù)據(jù)。

Vcd，5V

System

SClock

主SPI

Virtex-5FPGA驅(qū)動SPIPROM時鐘，因為SPIPROM為Virtex-5FPGA供應(yīng)了串行(x1)配理數(shù)

據(jù)。

二

工0V

?

XCCINT?3V

u5V

xVccAUX7?

wz

CIKCCLK

DIN^,RrEX

SPIDATA_OUT

FLASHDATA.INMOSI

CS_BFCSB

F$[2:0]5PlFlash

-VendorSelect

HOLD,HSWAP-IfT,pull-upon

FCS_BandMOSI

required

duringconfiguration

Signalnamevarydependingonvendor

并行

并行配置，可以實現(xiàn)最快速的吞吐量

主并(Master-SelectMap)

XilinxFPGA驅(qū)動XilinxPROMCLK,因為XilinxPROM為XilinxFPGA供應(yīng)了字節(jié)寬的<x8'配置

數(shù)據(jù)。

?ExternalCLKOUTpulluprequiredwhencascadingPROMs

從并(Slave-SelectMAP)

外部時鐘驅(qū)動XilinxFPGACCLK和XilinxPROMCLK,因為XilinxPROM為XilinxFPGA供應(yīng)了

字節(jié)寬的（x8）配置數(shù)據(jù)。

M1-1.8V(XCFXXP)

J=2.5VCCO-4?>V

?=2.5V□AUX—5V

丁丁

CCLK

MODE=Slave

DIOJJ.Dl0:7]syiRlEX-

SelectMAP

Platform^b_CEDONE

OE7RE5ETINIT_B

CFPROGB

BUSYBUSYRDWR

"FlSystem

I」IClock

A返回頁首

主BPI

Virtex-5FPGA驅(qū)動并行FlashPROM,因為并行FlashPROM為Virtex-5FPGA供應(yīng)了字節(jié)費的（x

8）配置數(shù)據(jù)。

}{CCINT-1.0V

=1.8Vor3.3V

vcco

VCC=1.8Vor3.3VVCcAUX=2.5V

T7

C$_BFCSB

BRI

OEB

FLASH