2025年計算機組成原理模擬考試時間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分。請將正確選項的字母填在題后的括號內(nèi)）1.下列哪一種數(shù)制最適合人腦記憶？(A)二進制(B)八進制(C)十進制(D)十六進制2.在計算機中，信息最常用的存儲單位是(A)比特（bit）(B)字節(jié)（Byte）(C)字（Word）(D)字節(jié)（Byte）和字（Word）都是3.假設某計算機的CPU字長為16位，那么它能直接處理的二進制數(shù)據(jù)位數(shù)是(A)8位(B)16位(C)32位(D)64位4.在浮點數(shù)表示法中，下列哪個部分決定了數(shù)的精度？(A)尾數(shù)（Mantissa）(B)階碼（Exponent）(C)符號位(D)尾數(shù)和階碼共同決定5.主存中存儲單元的地址是通過什么來確定的？(A)數(shù)據(jù)線(B)地址線(C)控制線(D)讀寫線6.Cache存儲器的主要目的是(A)提高主存的容量(B)提高主存的讀寫速度(C)增加CPU的運算速度(D)降低存儲系統(tǒng)的成本7.下列哪種I/O方式下，CPU在數(shù)據(jù)傳輸過程中無需執(zhí)行額外的指令進行干預？(A)程序查詢方式(B)中斷方式(C)直接存儲器訪問（DMA）方式(D)以上都不是8.在指令系統(tǒng)中，采用立即尋址方式時，操作數(shù)直接包含在指令的(A)操作碼字段(B)地址碼字段(C)標志位字段(D)程序計數(shù)器PC中9.CPU執(zhí)行一條指令所需的時間稱為(A)周期（Cycle）(B)時鐘周期（ClockCycle/Tick）(C)指令周期（InstructionCycle）(D)執(zhí)行時間（ExecutionTime）10.總線寬度指的是(A)總線的根數(shù)(B)總線能同時傳輸?shù)臄?shù)據(jù)位數(shù)(C)總線的傳輸速率(D)總線的傳輸距離二、填空題（每空1分，共10分。請將答案填在橫線上）1.計算機內(nèi)部處理的數(shù)據(jù)和指令通常使用_______碼表示。2.將十進制數(shù)123轉(zhuǎn)換為二進制數(shù)是_______。3.CPU主要由運算器、控制器和_______組成。4.Cache與主存之間通常采用_______映射方式。5.中斷向量表存儲在_______中。6.指令系統(tǒng)設計中的兼容性原則是指_______。7.衡量存儲器速度的主要指標是_______。8.在總線結(jié)構(gòu)中，為了解決多個設備同時訪問總線的問題，通常需要引入_______機制。9.程序計數(shù)器（PC）用于存放下一條要執(zhí)行的指令的_______。10.計算機系統(tǒng)中的層次結(jié)構(gòu)主要包括微程序級、指令級、_______級和機器級。三、判斷題（每題1分，共5分。請將正確選項填在題后的括號內(nèi)，正確填“√”，錯誤填“×”）1.補碼加法運算可以處理減法運算。()2.Cache的命中率越高，訪問主存的次數(shù)就越多。()3.指令的尋址方式只有直接尋址和間接尋址兩種。()4.程序查詢方式是一種效率較高的I/O方式。()5.RISC指令系統(tǒng)的指令格式通常比CISC指令系統(tǒng)更復雜。()四、簡答題（每題5分，共20分）1.簡述原碼、反碼、補碼三種表示方法的主要區(qū)別。2.解釋什么是存儲器層次結(jié)構(gòu)，并簡述其設計原則。3.指令執(zhí)行過程通常包括哪幾個階段？請簡要說明每個階段的功能。4.簡述中斷響應過程的主要步驟。五、計算題（每題10分，共20分）1.設機器字長為16位，采用補碼表示法。請計算十進制數(shù)-27和+75相加的結(jié)果（用二進制表示）。2.某計算機Cache采用直接映射方式，Cache容量為64KB，主存容量為4MB，塊大小為128B。請計算：(1)該Cache有多少個塊？(2)主存地址需要幾位來標識Cache塊？(3)主存地址中的哪些位用于標識塊內(nèi)單元？六、綜合題（共25分）假設某計算機的CPU字長為16位，主存地址為16位，采用單總線結(jié)構(gòu)，數(shù)據(jù)通路示意如下（僅示意相關部分，非精確圖）：+-----------------++-----------------++-----------------+|||||||主存|----|Cache|----|CPU||||||(ALU,Regs)|+-----------------++-----------------++-----------------+|||+-----------------------+|+-------+|控制器|+-------+其中，主存訪問時間80ns，Cache訪問時間10ns，Cache未命中時才訪問主存。假設某程序執(zhí)行了1000次內(nèi)存訪問，其中Cache命中率為75%。請回答：1.(5分)計算該程序執(zhí)行的總訪問時間。2.(10分)設計一個簡單的（例如4塊，直接映射）Cache邏輯示意圖，并簡要說明其工作過程（當CPU訪問主存地址A1H時，如何判斷是命中還是未命中，以及數(shù)據(jù)如何傳遞）。3.(10分)分析該程序執(zhí)行過程中，CPU主要花費時間在哪些環(huán)節(jié)？如果想要提高程序執(zhí)行效率，可以考慮哪些改進措施？（至少提出兩種）---試卷答案一、選擇題1.C解析：十進制基數(shù)為10，與人類習慣計數(shù)方式一致，最易于記憶。2.B解析：字節(jié)是計算機中常用的基本數(shù)據(jù)單位，通常由8個比特組成，是信息組織和存儲的基本單元。3.B解析：CPU字長決定了其數(shù)據(jù)寄存器、ALU等部件的位數(shù)，直接影響了其一次能處理的二進制數(shù)據(jù)位數(shù)。4.A解析：尾數(shù)部分直接表示了浮點數(shù)的有效數(shù)字，其位數(shù)越多，表示數(shù)的精度越高。5.B解析：地址線用于指定主存中具體存儲單元的位置，地址線的數(shù)量決定了可尋址的存儲空間大小。6.C解析：Cache位于CPU和主存之間，其速度接近CPU，容量遠小于主存，目的是彌補主存速度的不足，從而提高CPU訪問數(shù)據(jù)的平均速度。7.C解析：DMA方式下，CPU只需在數(shù)據(jù)傳輸開始和結(jié)束時進行干預，傳輸過程由DMA控制器完成，CPU可以執(zhí)行其他任務。8.B解析：立即尋址方式將操作數(shù)直接編碼在指令的地址碼字段中，隨指令一同從內(nèi)存讀取。9.C解析：指令周期是指CPU取出并執(zhí)行一條指令所需的全部時間，涵蓋了取指、譯碼、執(zhí)行等階段。10.B解析：總線寬度指總線中數(shù)據(jù)線的根數(shù)，決定了總線每次能并行傳輸?shù)臄?shù)據(jù)位數(shù)。二、填空題1.二進制解析：計算機內(nèi)部所有信息（數(shù)字、字符、指令等）最終都以二進制形式存儲和處理。2.1111011解析：將十進制數(shù)123除以2，取余數(shù)倒序排列即得二進制表示。3.寄存器解析：CPU的核心組成部分除了運算器和控制器外，還包括用于暫存數(shù)據(jù)、地址和各種狀態(tài)信息的寄存器組。4.直接解析：直接映射是最簡單的Cache映射方式，每個主存塊只能映射到Cache中一個唯一指定的塊位置。5.主存解析：中斷向量表存儲了各種中斷服務程序的入口地址，通常放在內(nèi)存的固定區(qū)域，CPU通過中斷號快速查表找到對應入口。6.保持老版本指令系統(tǒng)的兼容性解析：兼容性原則要求新設計的指令系統(tǒng)能夠運行老程序，即能識別和執(zhí)行老版本的指令。7.訪問時間（或延遲）解析：訪問時間指從發(fā)出訪問請求到完成數(shù)據(jù)傳輸所需的時間，是衡量存儲器速度的關鍵指標。8.總線仲裁解析：總線仲裁機制用于決定在多個設備同時請求使用總線時，哪個設備能優(yōu)先獲得使用權(quán)。9.地址解析：程序計數(shù)器PC始終指向下一條待執(zhí)行指令的內(nèi)存地址，是程序順序執(zhí)行的保證。10.技術級（或匯編級/機器級）解析：計算機系統(tǒng)層次結(jié)構(gòu)通常包括微程序級、指令級、技術級（或匯編級、機器級）和應用程序級。三、判斷題1.√解析：補碼加減法統(tǒng)一了加法和減法運算，計算機內(nèi)部只需進行加法操作即可完成減法。2.×解析：Cache命中率越高，表示越多的訪問可以在速度更快的Cache中命中，從而減少訪問主存的次數(shù)。3.×解析：指令尋址方式多種多樣，包括立即尋址、直接尋址、間接尋址、寄存器尋址、相對尋址、變址尋址等。4.×解析：程序查詢方式下，CPU需要花費大量時間在循環(huán)查詢I/O狀態(tài)上，效率較低，通常用于低速I/O設備。5.×解析：RISC指令系統(tǒng)追求指令簡單、規(guī)整、長度固定，易于硬件實現(xiàn)，指令格式通常比CISC更簡單。四、簡答題1.簡述原碼、反碼、補碼三種表示方法的主要區(qū)別。解析：原碼、反碼、補碼是三種不同的有符號數(shù)表示方法。原碼的最高位是符號位，0表示正，1表示負，數(shù)值部分不變。反碼的符號位為0（正數(shù)）或1（負數(shù)），負數(shù)的數(shù)值部分是其原碼的各位取反（0變1，1變0）。補碼的符號位為0（正數(shù)）或1（負數(shù)），負數(shù)的數(shù)值部分是其原碼的各位取反后加1。主要區(qū)別在于負數(shù)表示方式不同，導致加減法運算規(guī)則不同（補碼加法可以處理減法）。2.解釋什么是存儲器層次結(jié)構(gòu)，并簡述其設計原則。解析：存儲器層次結(jié)構(gòu)是指計算機系統(tǒng)中由多種存儲器構(gòu)成的分級體系，根據(jù)速度、容量、成本等因素將不同特性的存儲器組合起來。其設計原則是在成本、功耗、速度和容量之間做出權(quán)衡，形成一種折衷方案；利用程序訪問的局部性原理（時間局部性和空間局部性），將頻繁訪問的數(shù)據(jù)和指令放在速度快的、容量小的存儲器中，不常訪問的放在速度慢的、容量大的存儲器中；遵循“速度快、容量小、單位成本低”的規(guī)律，自上而下構(gòu)建層次。3.指令執(zhí)行過程通常包括哪幾個階段？請簡要說明每個階段的功能。解析：指令執(zhí)行過程通常包括取指階段（IF）、譯碼階段（ID）、執(zhí)行階段（EX）和寫回階段（WB）。取指階段：從主存（或Cache）中取出指令送到指令寄存器（IR）；譯碼階段：對指令IR進行譯碼，產(chǎn)生相應的操作控制信號，并根據(jù)尋址方式計算操作數(shù)的有效地址；執(zhí)行階段：根據(jù)操作控制信號，執(zhí)行指令規(guī)定的操作（如運算、邏輯、數(shù)據(jù)傳送、控制轉(zhuǎn)移等），得到運算結(jié)果或確定下一條指令地址；寫回階段：將執(zhí)行結(jié)果寫回到目的寄存器或主存中。4.簡述中斷響應過程的主要步驟。解析：中斷響應過程的主要步驟包括：①中斷請求：發(fā)生中斷事件時，相關硬件（中斷源）產(chǎn)生中斷請求信號；②中斷判優(yōu)（多中斷源時）：如果有多個中斷同時請求，中斷控制器根據(jù)優(yōu)先級規(guī)則決定哪個中斷優(yōu)先響應；③中斷隱含轉(zhuǎn)移：當中斷被響應后，硬件（中斷隱含邏輯）自動將程序計數(shù)器PC的內(nèi)容送入堆棧保護斷點，并根據(jù)中斷類型碼形成新的PC地址，指向相應的中斷服務程序入口；④執(zhí)行中斷服務程序：CPU轉(zhuǎn)而執(zhí)行中斷服務程序，處理中斷事件；⑤中斷返回：中斷服務程序執(zhí)行完畢，執(zhí)行中斷返回指令，恢復被中斷的程序現(xiàn)場（PC及標志位等），繼續(xù)執(zhí)行原程序。五、計算題1.設機器字長為16位，采用補碼表示法。請計算十進制數(shù)-27和+75相加的結(jié)果（用二進制表示）。解析：首先將十進制數(shù)轉(zhuǎn)換為16位補碼表示。-27的16位補碼：先求+27的8位補碼，27->00011011->10000101。符號位擴展到16位為1，結(jié)果為110000101。-75的16位補碼：先求+75的8位補碼，75->01001011->01110101。符號位擴展到16位為0，結(jié)果為001110101。然后進行16位補碼加法：110000101(-27)+001110101(+75)----------111111000結(jié)果為111111000。轉(zhuǎn)換為十進制：-(2^15-(11111000)_2)=-(32768-240)=-32528。檢查：-27+75=48。結(jié)果111111000對應的十進制確實為-32528，與題目條件（16位補碼）一致。如果題目要求的是8位補碼結(jié)果，則75的8位補碼為01110101，-27的8位補碼為10001011。加法：10001011(-27)+01110101(+75)----------11111110(-82)。結(jié)果是-82，符合8位補碼表示。（此處根據(jù)題目要求的位數(shù)進行計算，假設默認為16位）最終結(jié)果：1111110002.某計算機Cache采用直接映射方式，Cache容量為64KB，主存容量為4MB，塊大小為128B。請計算：(1)該Cache有多少個塊？(2)主存地址需要幾位來標識Cache塊？(3)主存地址中的哪些位用于標識塊內(nèi)單元？解析：(1)Cache容量=塊數(shù)×塊大小。塊數(shù)=Cache容量/塊大小=64KB/128B=512個塊。(2)Cache采用直接映射，主存地址分為兩部分：塊號和塊內(nèi)地址。塊數(shù)=2^k，所以k=log2(512)=9位。因此，主存地址需要9位來標識Cache塊。(3)塊大小=128B=2^7B。所以，塊內(nèi)地址需要log2(128)=7位。主存地址中標識塊內(nèi)單元的是最低的7位。六、綜合題假設某計算機的CPU字長為16位，主存地址為16位，采用單總線結(jié)構(gòu)，數(shù)據(jù)通路示意如下（僅示意相關部分，非精確圖）：+-----------------++-----------------++-----------------+|||||||主存|----|Cache|----|CPU||||||(ALU,Regs)|+-----------------++-----------------++-----------------+|||+-----------------------+|+-------+|控制器|+-------+其中，主存訪問時間80ns，Cache訪問時間10ns，Cache未命中時才訪問主存。假設某程序執(zhí)行了1000次內(nèi)存訪問，其中Cache命中率為75%。請回答：1.(5分)計算該程序執(zhí)行的總訪問時間。解析：總訪問時間=Cache命中次數(shù)×Cache訪問時間+Cache未命中次數(shù)×(Cache未命中訪問時間+主存訪問時間)。Cache命中次數(shù)=1000×75%=750次。Cache未命中次數(shù)=1000×(1-75%)=250次。Cache未命中訪問時間=Cache訪問時間+主存訪問時間=10ns+80ns=90ns。總訪問時間=750×10ns+250×90ns=7500ns+22500ns=30000ns。2.(10分)設計一個簡單的（例如4塊，直接映射）Cache邏輯示意圖，并簡要說明其工作過程（當CPU訪問主存地址A1H時，如何判斷是命中還是未命中，以及數(shù)據(jù)如何傳遞）。解析：邏輯示意圖（文本描述）：```+------------++------------++-----------+|||||CPU||CPUReg|----|ALU|----|(DataBus)|||||||+---------+||+----+-----------+|+----+-----+-----+|||Cache|||Main|||Control||||Tag|||MemoryTag||Unit|||(2bits)||(2bits)|||+---------+||||+-----------+||+-----------++------------+||+-----------+|||CacheData||(4blocks)|+-----------+```說明：假設Cache有4塊，直接映射到主存的4個塊（塊號0-3）。每塊包含數(shù)據(jù)（例如4B，未畫出）和一個2位的標簽（Tag，用于與主存塊號比較）。主存地址A1H（16位）分為：2位塊內(nèi)地址（低2位）和4位主存塊號（高位A15-A13）。CPU發(fā)出