2025年計算機原理考試題及答案一、單項選擇題（每題2分，共20分）1.已知某8位機器數為11001010，若其表示補碼，則對應的十進制數值是（）A.-54B.-55C.-56D.-572.某浮點數字長32位，階碼8位（含1位階符，移碼表示），尾數24位（含1位數符，補碼表示）。若階碼基值為2，尾數規(guī)格化后，該浮點數能表示的負數范圍是（）A.-（1-2?23）×2?到-2?1×2?12?B.-（1-2?23）×212?到-2?1×2?12?C.-（1-2?23）×212?到-2?1×2?12?D.-（1-2?23）×2?到-2?1×2?12?3.某指令系統(tǒng)中，操作碼長度固定為6位，地址碼為3個10位字段，則該指令的最大長度是（）A.6位B.36位C.30位D.26位4.某計算機主存容量為4GB，Cache容量為32KB，塊大小為64B。若采用4路組相聯映射方式，則主存地址中組號的位數是（）A.10位B.11位C.12位D.13位5.總線仲裁中，鏈式查詢方式的特點是（）A.仲裁速度快，優(yōu)先級固定B.仲裁速度慢，優(yōu)先級固定C.仲裁速度快，優(yōu)先級可變D.仲裁速度慢，優(yōu)先級可變6.微程序控制器中，控制存儲器（CM）存儲的是（）A.機器指令B.微指令C.操作數D.狀態(tài)信息7.DRAM需要定期刷新的原因是（）A.電容電荷會泄漏B.存儲單元易受干擾C.地址線分時復用D.行選通信號需更新8.以下不屬于RISC指令系統(tǒng)特點的是（）A.指令長度固定B.采用硬布線控制C.只有Load/Store訪問主存D.支持復雜指令嵌套9.某5級指令流水線（取指、譯碼、執(zhí)行、訪存、寫回）中，若遇到數據相關導致的冒險，最直接的解決方法是（）A.插入氣泡（Stall）B.轉發(fā)（Forwarding）技術C.分支預測D.指令重排10.虛擬存儲器中，頁表的主要作用是（）A.記錄物理頁框的使用狀態(tài)B.實現虛擬頁號到物理頁號的映射C.存儲頁內偏移地址D.管理快表（TLB）的替換二、填空題（每空1分，共20分）1.8位補碼能表示的整數范圍是______。2.海明碼中，若數據位為k位，校驗位為r位，則需滿足的關系式是______。3.運算器的核心部件是______，其主要功能是完成______運算。4.指令周期通常分為取指周期、______周期、執(zhí)行周期和______周期。5.虛擬存儲器中，頁式管理的最小地址映射單位是______，段式管理的最小單位是______。6.CPI（每條指令的時鐘周期數）的計算公式為______。7.總線的一次完整傳輸周期包括______、尋址階段、______和結束階段。8.微指令的編碼方式主要有直接編碼、______和______。9.DRAM的存儲單元基于______原理存儲數據，而SRAM的存儲單元基于______電路。10.TLB（快表）的作用是加速______過程，其本質是______的高速緩存。三、簡答題（每題6分，共30分）1.簡述原碼乘法與補碼乘法的主要異同點。2.比較Cache中隨機替換算法、FIFO替換算法和LRU替換算法的優(yōu)缺點。3.說明指令流水線中的結構冒險（StructuralHazard）產生的原因及解決方法。4.主存與Cache的映射方式有哪幾種？分別簡述其特點。5.簡述微程序控制器的工作流程。四、分析題（每題10分，共20分）1.已知兩個32位浮點數X和Y（格式：1位符號位，8位階碼（移碼，偏置值127），23位尾數（補碼，隱含最高位1）），X的機器碼為42C80000H，Y的機器碼為C1600000H。要求：（1）寫出X和Y的十進制數值；（2）計算X+Y的浮點運算結果（要求寫出階碼對齊、尾數加減、規(guī)格化、舍入的具體步驟）。2.某計算機的指令格式為“OPR1,R2,R3”（R型指令，操作碼OP，源寄存器R2、R3，目標寄存器R1），數據通路包含PC、IR、MAR、MDR、通用寄存器組（R0-R7）、ALU等部件。假設該指令的執(zhí)行流程為：取指→譯碼→執(zhí)行（ALU計算R2+R3→R1）。要求：（1）畫出取指階段的信號流程（標注涉及的寄存器和控制信號）；（2）說明執(zhí)行階段ALU的輸入來源及控制信號的作用。五、綜合題（20分）設計一個支持8位定點整數運算的簡單CPU數據通路，要求：（1）畫出數據通路的主要部件（包括PC、IR、MAR、MDR、通用寄存器組、ALU、狀態(tài)寄存器PSW等）及連接關系；（2）詳細描述執(zhí)行一條加法指令“ADDR1,R2”（將R2的內容加到R1中，結果存R1）的完整流程，包括取指、譯碼、執(zhí)行階段涉及的寄存器操作和控制信號（如PCout、MARin、ALUop等）。參考答案一、單項選擇題1.A（補碼11001010的符號位為1，數值位取反加1得00110110，即54，故為-54）2.B（階碼移碼范圍-127~+127，尾數補碼規(guī)格化后范圍-1~-2?1，故負數范圍為-（1-2?23）×212?到-2?1×2?12?）3.B（操作碼6位+3×10位地址碼=36位）4.B（主存塊數=4GB/64B=22?，Cache組數=32KB/(4×64B)=211，故組號11位）5.B（鏈式查詢優(yōu)先級由離仲裁器的距離決定，仲裁需逐級傳遞，速度慢）6.B（控制存儲器存儲微程序，即微指令序列）7.A（DRAM利用電容存儲電荷，電荷會泄漏，需定期刷新）8.D（RISC減少復雜指令，強調簡單指令的快速執(zhí)行）9.B（轉發(fā)技術通過直接從ALU輸出端獲取數據，避免流水線停頓）10.B（頁表實現虛擬地址到物理地址的映射）二、填空題1.-128~+1272.2?≥k+r+13.ALU（算術邏輯單元）；算術和邏輯4.間址；中斷5.頁；段6.總時鐘周期數/指令條數7.申請階段；數據傳輸階段8.字段直接編碼；字段間接編碼9.電容存儲電荷；雙穩(wěn)態(tài)觸發(fā)器10.地址轉換；頁表三、簡答題1.相同點：均基于移位和加法操作，需處理符號位。不同點：原碼乘法符號位單獨處理（異或得符號），尾數取絕對值相乘；補碼乘法符號位參與運算（采用Booth算法），尾數為補碼形式，需考慮負數的加減操作。2.隨機替換：實現簡單（隨機選擇塊替換），但可能替換掉常用塊，命中率低；FIFO：按進入Cache的順序替換最早進入的塊，實現簡單（隊列記錄順序），但可能替換掉仍需使用的塊（如循環(huán)訪問的塊）；LRU：替換最近最久未使用的塊（通過計數器或棧記錄訪問順序），命中率高，但實現復雜（需維護訪問時間信息）。3.結構冒險是因流水線中多個階段同時爭用同一硬件資源（如同一時鐘周期取指和訪存需訪問主存）。解決方法：①資源重復（如分離指令Cache和數據Cache）；②插入氣泡（暫停后續(xù)指令執(zhí)行，等待資源釋放）；③指令調度（調整指令順序避免沖突）。4.①全相聯映射：主存塊可映射到Cache任意塊，靈活性高但地址轉換復雜（需比較所有Cache塊標記），適用于小容量Cache；②直接映射：主存塊唯一映射到Cache某一塊（塊號=主存塊號modCache塊數），地址轉換簡單（只需比較對應塊標記），但沖突率高；③組相聯映射：主存塊映射到Cache某一組的任意塊（組號=主存塊號modCache組數），結合前兩者優(yōu)點，沖突率較低且實現較簡單（比較組內塊標記）。5.微程序控制器工作流程：①取機器指令（PC→MAR，主存→MDR→IR）；②指令譯碼（IR的操作碼→微地址形成部件）；③讀取微指令（微地址→CM地址寄存器，CM→微指令寄存器）；④執(zhí)行微指令（微指令的控制字段生成控制信號，執(zhí)行對應操作；微地址字段生成下一條微指令地址）；⑤重復步驟③-④，直到完成該機器指令的所有微操作。四、分析題1.（1）X的機器碼42C80000H轉換為二進制：01000010110010000000000000000000。符號位0（正），階碼10000101（移碼，偏置127）→階碼真值=133-127=6；尾數1001000...（隱含最高位1）→尾數真值=1.1001?=1+2?1+2??=1.5625；故X=1.5625×2?=100。Y的機器碼C1600000H轉換為二進制：11000001001100000000000000000000。符號位1（負），階碼10000010→真值=130-127=3；尾數011000...（隱含最高位1）→尾數真值=1.011?=1+2?2+2?3=1.375；故Y=-1.375×23=-11。（2）X+Y=100+(-11)=89。浮點運算步驟：①階碼對齊：X階碼6，Y階碼3，將Y的尾數右移3位（6-3=3），階碼變?yōu)?。Y尾數右移3位（補符號位）：1.011→1.0001011（原尾數為-1.011，右移3位后為-0.001011）；②尾數加減：X尾數1.1001（+100/64=1.5625），Y尾數-0.001011（-11/64=-0.171875）；相加得1.1001-0.001011=1.011001；③規(guī)格化：結果尾數1.011001已滿足規(guī)格化（最高位為1）；④舍入：無舍入需求；最終結果階碼6，尾數1.011001，符號位0，機器碼為01000010101100100000000000000000→42B40000H（十進制89）。2.（1）取指階段信號流程：PCout（PC內容送總線）→MARin（總線內容送MAR）→主存讀（MDR接收主存數據）→MDRout→IRin（指令送IR）→PC+1（PC自增，準備取下一條指令）。（2）執(zhí)行階段ALU輸入來源：R2（源寄存器1）和R3（源寄存器2）的輸出?？刂菩盘栕饔茫篟2out（R2內容送ALU左輸入端）、R3out（R3內容送ALU右輸入端）、ALUop（設置ALU為加法模式）、R1in（ALU結果送R1）。五、綜合題（1）數據通路設計（示意圖描述）：-核心部件：PC（程序計數器）、IR（指令寄存器）、MAR（主存地址寄存器）、MDR（主存數據寄存器）、通用寄存器組（R0-R7，含輸入/輸出緩沖）、ALU（算術邏輯單元，支持加法）、PSW（狀態(tài)寄存器，記錄進位、零標志等）。-連接關系：-PC通過總線連接到MAR（取指時PC→MAR）；-主存通過數據線連接到MDR（讀/寫數據）；-MDR連接到IR（取指后MDR→IR）和通用寄存器組（數據讀寫）；-通用寄存器組的輸出連接到ALU的兩個輸入端（A、B），ALU輸出連接到寄存器組輸入和PSW；-總線作為各部件間的數據傳輸通道，通過控制信號（如PCout、MARin等）控制數據流向。（2）加法指令“ADDR1,R2”執(zhí)行流程：①取指階段：-PCout有效，PC內容（當前指令地址）送總線→MARin有效，總線內容存入MAR；-主存讀信號有效，主存將MAR對應地址的指令送MDR；-MDRout有效，MDR內容（指令）送總線→IRin有效，指令存入IR；-PC+1信號有效，PC自增1，指向下一條指令地址。②譯碼階段：-IR的操作碼字段（OP=ADD）被譯碼，控制器識別為加法指令