基于CPLD的頻率計(jì)結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)目錄TOC\o"1-4"\h\u1.引言 11.1CPLD頻率計(jì)設(shè)計(jì)背景 11.2CPLD頻率計(jì)設(shè)計(jì)的目的 11.3CPLD頻率計(jì)設(shè)計(jì)的意義 22.CPLD頻率計(jì)設(shè)計(jì)原理 22.1測(cè)量原理 22.1.1測(cè)頻法 22.1.2等精度測(cè)頻法 32.2系統(tǒng)設(shè)計(jì)指標(biāo) 42.3時(shí)序分析 52.3設(shè)計(jì)原理 62.4系統(tǒng)方案設(shè)計(jì)框圖 62.5主要器件的選型 72.5.1單片機(jī)的選型 7STC89C52芯片 72.5.2CPLD介紹即器件的選型 7CPLD/FPGA原理 7MAXiiEPM240T100C5N芯片介紹 82.5.3顯示器件的選型 83.頻率計(jì)系統(tǒng)電路設(shè)計(jì) 93.1微處理模塊設(shè)計(jì) 93.1.1時(shí)鐘電路設(shè)計(jì) 93.1.2復(fù)位電路 103.2單片機(jī)電路設(shè)計(jì) 113.3電源電路設(shè)計(jì) 113.4LCD1602液晶顯示屏模塊設(shè)計(jì) 123.5CPLD電路設(shè)計(jì) 123.6指示燈電路設(shè)計(jì) 123.7JTAG電路設(shè)計(jì) 133.8按鍵電路 133.9電路連接仿真圖 144.軟件設(shè)計(jì) 144.1單片機(jī)程序設(shè)計(jì) 154.1.1單片機(jī)程序運(yùn)行流程圖 154.1.2單片機(jī)程序 154.2CPLD程序設(shè)計(jì) 164.2.1CPLD程序運(yùn)行流程圖 164.2.2CPLD程序 165.實(shí)驗(yàn)結(jié)果 185.1實(shí)物圖 185.2功能展示 19參考文獻(xiàn) 1摘要：載波頻率信號(hào)檢測(cè)技術(shù)是目前電子通信領(lǐng)域里最基本的信號(hào)測(cè)量處理方式,它是最重要的信號(hào)測(cè)量處理方式。由于這種用來(lái)進(jìn)行頻率測(cè)量的信號(hào)具備抗干擾能力強(qiáng)、易于無(wú)線傳輸?shù)葞讉€(gè)重要特點(diǎn),可以直接獲得相對(duì)比較高的頻率測(cè)量和控制精確,被廣泛應(yīng)用在太空航天、電子、測(cè)控等各種工業(yè)領(lǐng)域。復(fù)雜型可編程數(shù)字邏輯電路器件CPLD因?yàn)槠渚哂邢到y(tǒng)設(shè)計(jì)的集成程度高、運(yùn)算執(zhí)行速度快、開(kāi)發(fā)周期短等主要優(yōu)勢(shì)而在其中大量存在,改變了傳統(tǒng)數(shù)字電路的基礎(chǔ)設(shè)計(jì)和工作方式,増強(qiáng)了邏輯電路設(shè)計(jì)工作的精確和靈活性。鑒于此,本文主要為大家提出了一種基于CPLD的新型數(shù)字信號(hào)頻率測(cè)量?jī)x的基礎(chǔ)和原理研究方法。該濾波系統(tǒng)的設(shè)計(jì)軟件電路簡(jiǎn)單,軟件研究和開(kāi)發(fā)潛力大,可以充分利用和挖掘,低頻段濾波測(cè)量的數(shù)據(jù)精確性較好,有效度地防止了電磁干擾的直接侵入。從我們實(shí)驗(yàn)室的結(jié)果上來(lái)來(lái)看,采用了CPLD軟件設(shè)計(jì)的這種電子集成電路,可以有效彌補(bǔ)目前傳統(tǒng)的軟硬件設(shè)計(jì)電子集成電路設(shè)計(jì)過(guò)程中的一些不足。在應(yīng)用硬件工程設(shè)計(jì)中不能直接完成的自動(dòng)仿真模擬實(shí)驗(yàn)機(jī)也可以在應(yīng)用軟件設(shè)計(jì)中進(jìn)行實(shí)現(xiàn),這也就是我們利用硬件CPLD進(jìn)行設(shè)計(jì)的最大一個(gè)優(yōu)點(diǎn)。同時(shí)本程序在QuartusII軟件平臺(tái)通過(guò)編譯進(jìn)行仿真,軟件平臺(tái)仿真完成設(shè)計(jì)過(guò)程可以有效節(jié)省軟件設(shè)計(jì)成本資源,減少軟件設(shè)計(jì)執(zhí)行步驟,縮短軟件設(shè)計(jì)執(zhí)行周期。關(guān)鍵詞：CPLD；EDA技術(shù)；頻率計(jì)；測(cè)量1.引言1.1CPLD頻率計(jì)設(shè)計(jì)背景20世紀(jì)后期,信息通訊技術(shù)、電子技術(shù)已經(jīng)取得了飛速的進(jìn)步和發(fā)展,在其強(qiáng)大的推動(dòng)下,現(xiàn)代化的信息和電子產(chǎn)品幾乎已經(jīng)完全滲透到整個(gè)人類(lèi)社會(huì)的每一個(gè)領(lǐng)域,有力地直接促進(jìn)了我國(guó)社會(huì)和經(jīng)濟(jì)生產(chǎn)力的快速增長(zhǎng),促進(jìn)了社會(huì)和經(jīng)濟(jì)信息化發(fā)達(dá)水平的大幅度提高。微電子設(shè)計(jì)技術(shù)的不斷進(jìn)步也極大地促使了傳統(tǒng)的集成電路軟件設(shè)計(jì)在不斷向超大的設(shè)計(jì)規(guī)模、極低的設(shè)計(jì)功耗和性能超高速的集成電路設(shè)計(jì)方向前進(jìn)和發(fā)展,在其設(shè)計(jì)的功能上,現(xiàn)代化的集成式微電路已經(jīng)不再有可能完全實(shí)現(xiàn)所有單片機(jī)的微電子系統(tǒng)SOC(System

on

chip)的所有功能。自從我國(guó)進(jìn)入上世紀(jì)九十年代以后,復(fù)雜型和可編程數(shù)字邏輯控制器件CPLD，英文全稱(chēng)Complex

Programmable

Logic

Device；已發(fā)展到現(xiàn)在成為當(dāng)時(shí)中國(guó)ASIC的一個(gè)重要技術(shù)主流產(chǎn)品,在整個(gè)中國(guó)ASIC器件的市場(chǎng)中也是占據(jù)著較大的地位和市場(chǎng)份額。它們一般被認(rèn)為具有多種可重復(fù)的編程連接特性,實(shí)現(xiàn)的這種連接工藝主要包括有閃爍背光EPROM連接技術(shù)、閃爍背光EPRON連接技術(shù)和閃爍背光EPROV連接技術(shù),可用于固定一個(gè)長(zhǎng)度的黑色金屬線圈來(lái)直接實(shí)現(xiàn)多個(gè)邏輯控制單元之間的雙向相連。這種高速連續(xù)式傳輸系統(tǒng)的結(jié)構(gòu)不僅使我們能夠更加簡(jiǎn)單自動(dòng)地預(yù)測(cè)整個(gè)系統(tǒng)所要求的工作時(shí)間,同時(shí)也充分地保證了我們?cè)谙到y(tǒng)中所設(shè)計(jì)CPLD的高速傳輸特點(diǎn)。CPLD的器件集成程度一般每門(mén)都可以到達(dá)數(shù)千乃至數(shù)萬(wàn)門(mén),能夠直接完成較大或者小規(guī)模的集成電路?，F(xiàn)代電子應(yīng)用設(shè)計(jì)工程技術(shù)的一個(gè)核心思想是EDA(Electronics

Design

Automation)電子技術(shù)，就是簡(jiǎn)單直接地依靠功能普遍全面的計(jì)算機(jī),使得系統(tǒng)開(kāi)發(fā)人員和設(shè)計(jì)師的整個(gè)系統(tǒng)開(kāi)發(fā)工作只能局限于直接地利用系統(tǒng)軟件的一種手段,就是直接地利用硬件系統(tǒng)的功能描述語(yǔ)言和EDA兩種編程軟件語(yǔ)言的形式來(lái)直接地完成對(duì)系統(tǒng)中的相關(guān)硬件主要功能的設(shè)計(jì)和實(shí)現(xiàn)。因此利用EDA設(shè)計(jì)技術(shù)為發(fā)展現(xiàn)代化的電子設(shè)計(jì)理論和電路設(shè)計(jì)的理論表達(dá)與設(shè)計(jì)實(shí)現(xiàn)過(guò)程提供了更多可能性。1.2CPLD頻率計(jì)設(shè)計(jì)的目的隨著電子科學(xué)信息技術(shù)與現(xiàn)代計(jì)算機(jī)技術(shù)應(yīng)用的不斷融合發(fā)展,測(cè)量過(guò)程控制應(yīng)用系統(tǒng)層出不窮。我們?cè)诰唧w的數(shù)字信號(hào)電路測(cè)量中大多數(shù)時(shí)候使用的信號(hào)是一個(gè)模擬信號(hào)和一個(gè)數(shù)字控制開(kāi)關(guān)。還有人會(huì)經(jīng)?？赡芘龅揭晕⒉l率為主要參數(shù)的方法測(cè)量物理信號(hào)。例如電電流量等對(duì)于這些以檢測(cè)頻率為主要參數(shù)的被動(dòng)檢測(cè)測(cè)量信號(hào)通常需要采用檢測(cè)頻法,頻率的檢測(cè)量在工業(yè)生產(chǎn)和應(yīng)用科研技術(shù)部門(mén)中經(jīng)常得到使用,也是一些大型通信系統(tǒng)實(shí)時(shí)頻率檢測(cè)的重要部分組成的一部分。數(shù)字頻率計(jì)是一種直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)量信號(hào)頻率的測(cè)量裝置?？梢詼y(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，測(cè)量它們的周期。數(shù)字頻率計(jì)有很多用處：經(jīng)過(guò)改裝以后，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x;可以測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x;在電路中増加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等等，因此數(shù)字頻率計(jì)在測(cè)量物理量方面應(yīng)用廣泛。隨著數(shù)字電路的飛速發(fā)展，數(shù)字頻率計(jì)的發(fā)展也很快。通常能對(duì)頻率和時(shí)間兩種以上的功能進(jìn)行數(shù)字化測(cè)量的儀器，稱(chēng)為數(shù)字式頻率計(jì)。1.3CPLD頻率計(jì)設(shè)計(jì)的意義在一種傳統(tǒng)的電機(jī)自動(dòng)化控制管理系統(tǒng)中,通常把一個(gè)簡(jiǎn)稱(chēng)為單片式電機(jī)自動(dòng)化控制系統(tǒng)的電路設(shè)計(jì)作為一個(gè)電路控制器的基礎(chǔ)和核心,同時(shí)又輔以其他與之相應(yīng)的電路控制元器件,使其能夠構(gòu)成一個(gè)電路控制的整體。但這種電磁干擾控制技術(shù)由于其硬件內(nèi)部的連線復(fù)雜、可靠性較低。在實(shí)際儀器的應(yīng)用中往往會(huì)需要使用外部高可擴(kuò)充度的芯片,這大大地增加被引入電磁干擾的儀器系統(tǒng)軟硬件的體積,還很有可能會(huì)大大地增加被引入電磁干擾。對(duì)一些集成體積小的數(shù)據(jù)控制處理系統(tǒng),要求以盡可能小的控制器件集成體積可以實(shí)現(xiàn)盡可能復(fù)雜的數(shù)據(jù)控制處理功能,直接將其應(yīng)用于微單片機(jī)及其他可擴(kuò)展控制芯片就難以達(dá)到所有者期望的控制效果。目前許多高速低精度的高速數(shù)字頻率計(jì)都可以采用高速單片機(jī)軟件加上外部的高速頻率計(jì)數(shù)器軟件來(lái)進(jìn)行實(shí)現(xiàn)。然而如果單片機(jī)的測(cè)速時(shí)鐘工作頻率較低就會(huì)導(dǎo)致測(cè)速比較慢,并且在這種方式設(shè)計(jì)中,由于單片PCB板的信號(hào)集成度不高,導(dǎo)致由于PCB板連接面積大,信號(hào)傳輸總線線長(zhǎng),因此難以有效提高測(cè)速計(jì)數(shù)器的時(shí)鐘工作頻率。另外,PCB板的主要器件系統(tǒng)集成度不高還很有可能甚至?xí)苯訉?dǎo)致使得采用高頻信號(hào)量化檢測(cè)器的信號(hào)容易地同時(shí)接受到各種來(lái)自周?chē)饨绲拇罅侩姶鸥蓴_,從而也就可能大大降低了信號(hào)量化檢測(cè)的工作精度。復(fù)雜型數(shù)字可編程邏輯數(shù)字復(fù)雜邏輯數(shù)位頻率電容量測(cè)試器開(kāi)發(fā)設(shè)計(jì)主要特點(diǎn)是應(yīng)用于軟硬件的設(shè)計(jì)集成程序精密、運(yùn)算代碼執(zhí)行速度快、開(kāi)發(fā)周期短等幾大基本特點(diǎn),基于FPGA/CPLD的復(fù)雜邏輯數(shù)字頻率計(jì)的應(yīng)用硬件開(kāi)發(fā)設(shè)計(jì)由于結(jié)構(gòu)簡(jiǎn)單電路簡(jiǎn)潔,軟件開(kāi)發(fā)應(yīng)用潛力大且可以同時(shí)得到充分軟件開(kāi)發(fā)者的挖掘,低頻數(shù)字頻率信號(hào)測(cè)量?jī)x的數(shù)據(jù)采集精度高,有較大效率地完全防止了受到電磁干擾的直接輻射侵入。其獨(dú)到之處主要體現(xiàn)在用虛擬軟件技術(shù)取代了傳統(tǒng)硬件。2.CPLD頻率計(jì)設(shè)計(jì)原理2.1測(cè)量原理2.1.1測(cè)頻法測(cè)頻法原理如圖2-1分頻器分頻器時(shí)間閘門(mén)計(jì)數(shù)器顯示晶振時(shí)基分頻Fx圖2-1測(cè)頻法原理根據(jù)諧波率的基本定義,率指的是諧波指指在單位諧波時(shí)間內(nèi)一個(gè)周期諧波信號(hào)的平均發(fā)生頻率次數(shù)。圖中晶振信號(hào)提供了每次測(cè)量的持續(xù)時(shí)間作為基準(zhǔn),分后輸出去同時(shí)開(kāi)啟與自動(dòng)關(guān)閉同時(shí)間的閥門(mén)。們自動(dòng)開(kāi)啟時(shí),計(jì)數(shù)器的門(mén)開(kāi)始自動(dòng)計(jì)數(shù),門(mén)自動(dòng)關(guān)閉時(shí)則停止自動(dòng)計(jì)數(shù)。若門(mén)口開(kāi)放式待測(cè)信號(hào)的頻率值為NxTw,計(jì)算參數(shù)值為FxNx,則被動(dòng)待測(cè)射頻信號(hào)的頻率值為Fx=NxTw用該方法來(lái)計(jì)算其測(cè)量率,對(duì)于射頻信號(hào)測(cè)量的頻率要求相對(duì)較低的被動(dòng)待測(cè)射頻信號(hào)來(lái)說(shuō),存在著被動(dòng)待測(cè)信號(hào)的實(shí)時(shí)性和射頻信號(hào)測(cè)量準(zhǔn)精度之間的矛盾。2.1.2等精度測(cè)頻法電路的工作基本原理主要是:通過(guò)使用電路觸發(fā)器控制使電路預(yù)置輸入閘門(mén)開(kāi)關(guān)信號(hào)與預(yù)置輸入開(kāi)關(guān)信號(hào)進(jìn)行同步,實(shí)現(xiàn)電路同步輸入開(kāi)關(guān)門(mén),使得電路實(shí)際同步開(kāi)門(mén)持續(xù)時(shí)間準(zhǔn)確地達(dá)到等于預(yù)置輸入開(kāi)關(guān)信號(hào)開(kāi)門(mén)周期的最小整數(shù)倍,從而有效消除對(duì)輸入信號(hào)計(jì)數(shù)產(chǎn)生的±l量化誤差。而實(shí)際上的開(kāi)門(mén)工作時(shí)間通過(guò)對(duì)此開(kāi)門(mén)時(shí)間段內(nèi)的一個(gè)標(biāo)準(zhǔn)開(kāi)門(mén)時(shí)鐘輸出信號(hào)進(jìn)行計(jì)數(shù)計(jì)算得到。CPLD的基本原理圖如圖2-2所示：圖2-2CPLD基本原理圖圖2-2CPLD基本原理圖輸入信號(hào)同步閘門(mén)信號(hào)的波形圖如圖2-3所示圖2-3同步電路波形圖由實(shí)際開(kāi)門(mén)時(shí)間T＝Ns×Ts＝Nc×Tc，得fs＝fc×Ns/Nc對(duì)一個(gè)標(biāo)準(zhǔn)輸入時(shí)鐘計(jì)數(shù)信號(hào)進(jìn)行計(jì)數(shù)雖然存在±1的寬度量化計(jì)數(shù)誤差,但標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)信號(hào)對(duì)于頻率上的fc精度很高,所以對(duì)于Nc的±1量化計(jì)數(shù)誤差的精度相對(duì)值很小,而且該量化誤差和一個(gè)輸入時(shí)鐘信號(hào)上的頻率寬度f(wàn)s無(wú)關(guān),因此在某個(gè)高寬度測(cè)頻閘門(mén)下的某個(gè)測(cè)頻寬度范圍內(nèi)它也可以直接獲得同樣高的寬度測(cè)試計(jì)數(shù)精度。這種方法稱(chēng)為等精度測(cè)頻法。等精度頻率計(jì)主控結(jié)構(gòu)如圖2-2所示圖2-2等精度頻率頻率計(jì)主控結(jié)構(gòu)測(cè)頻測(cè)控時(shí)序如圖2-3所示圖2-3頻率計(jì)測(cè)控時(shí)序預(yù)置門(mén)控調(diào)試測(cè)頻器的信號(hào)寬度大于一個(gè)cl時(shí)其所需要的信號(hào)選擇曲線的寬度范圍大于0.1~1s之間(我們通過(guò)門(mén)控調(diào)頻測(cè)試器的測(cè)頻信號(hào)實(shí)驗(yàn)可以得出結(jié)論:cl在這個(gè)一定的寬度內(nèi)所需要的選擇測(cè)頻信號(hào)的持續(xù)時(shí)間和曲線的選擇寬度范圍對(duì)門(mén)式電控調(diào)試測(cè)頻器的信號(hào)選擇精確幾乎不存在太大的因素影響)。BZH和TF分別依次使用了這樣一個(gè)是個(gè)高速待檢頻率信號(hào)的計(jì)數(shù)器.BZH對(duì)被檢預(yù)測(cè)標(biāo)準(zhǔn)單位待檢預(yù)測(cè)測(cè)試頻率信號(hào)函數(shù)中的信號(hào)(被檢標(biāo)準(zhǔn)單位待測(cè)頻率信號(hào)的函數(shù)分別作為參數(shù)小于s和Fs)依次重新進(jìn)行了計(jì)數(shù),設(shè)計(jì)該信號(hào)參數(shù)后的計(jì)算結(jié)果表示為參數(shù)S=Ns;TF對(duì)被測(cè)預(yù)檢標(biāo)準(zhǔn)待檢預(yù)測(cè)標(biāo)準(zhǔn)頻率函數(shù)信號(hào)(被檢標(biāo)準(zhǔn)待測(cè)頻率信號(hào)函數(shù)為小于S的S和Fx)依次重新進(jìn)行計(jì)數(shù),計(jì)數(shù)后的計(jì)算結(jié)果為參數(shù)S=Nx,則為參數(shù)S=N有FxNx=FsNs2.2系統(tǒng)設(shè)計(jì)指標(biāo)在傳統(tǒng)測(cè)量頻率的方法中當(dāng)，被測(cè)信號(hào)的信號(hào)頻率發(fā)生變化，測(cè)量精度也會(huì)隨著發(fā)生變化。使用局限較大。等精度頻率計(jì)測(cè)量精度很高，并且測(cè)試頻段一直保持完全準(zhǔn)確，被測(cè)信號(hào)精度不會(huì)隨被測(cè)信號(hào)頻率變化而發(fā)生變化。利用該款單片機(jī)與專(zhuān)用CPLD聯(lián)合設(shè)計(jì)一款等效高精度頻率計(jì),待發(fā)被測(cè)信號(hào)脈沖的自動(dòng)檢測(cè)及脈沖計(jì)數(shù)計(jì)算部分由專(zhuān)用CPLD自動(dòng)實(shí)現(xiàn),CPLD的脈沖計(jì)數(shù)計(jì)算結(jié)果的發(fā)送由專(zhuān)用單片機(jī)自動(dòng)進(jìn)行頻率計(jì)算,并將最終脈沖頻率計(jì)算結(jié)果顯示在一個(gè)數(shù)碼管上。要求該頻率計(jì)產(chǎn)品具有較高的精度測(cè)量測(cè)試精度,且在整個(gè)振動(dòng)頻率測(cè)量區(qū)域內(nèi)都能始終保持恒定的精度測(cè)試測(cè)量精度,具體測(cè)量指標(biāo)要求如下:a)產(chǎn)品具有適用頻率范圍測(cè)試顯示功能:適用測(cè)頻頻率范圍100hz~5mhz。測(cè)頻誤差精度:相對(duì)誤差恒定值為額定基準(zhǔn)工作頻率的萬(wàn)分之一。b)產(chǎn)品具有脈寬精度測(cè)試控制功能:正常測(cè)試脈寬范圍10μs~1s,測(cè)試脈寬精度:0.1μs。c)本機(jī)具有根據(jù)占空比控制測(cè)試時(shí)間功能:保證測(cè)試時(shí)間精度1%~99%。d）具有相位測(cè)試功能。2.3時(shí)序分析頻率計(jì)的基本工作過(guò)程為：CPLD中計(jì)數(shù)器計(jì)數(shù)——單片機(jī)接收計(jì)數(shù)結(jié)果——清零計(jì)數(shù)器——計(jì)算頻率——顯示。輸入信號(hào)頻率最高為10MHz。可調(diào)節(jié)的閘門(mén)，能使頻率較高時(shí)，計(jì)數(shù)器的計(jì)數(shù)范圍不至于過(guò)大，這樣可以節(jié)省CPLD上的資源開(kāi)銷(xiāo)，并減輕單片機(jī)的運(yùn)算量。不同寬度的閘門(mén)在時(shí)鐘信號(hào)的分頻鏈上選擇得到。調(diào)節(jié)閘門(mén)由單片機(jī)判斷出輸入信號(hào)的頻率所在范圍之后完成。CPLD在單片機(jī)接收計(jì)數(shù)結(jié)果、清零計(jì)數(shù)器、計(jì)算得到信號(hào)頻率、調(diào)節(jié)閘門(mén)之后才有必要開(kāi)始新一輪計(jì)數(shù)。而CPLD每有新一輪計(jì)數(shù)結(jié)果須發(fā)送信號(hào)通知單片機(jī)，此時(shí)單片機(jī)正在循環(huán)顯示頻率，直至需要開(kāi)始接收新的計(jì)數(shù)結(jié)果。為及時(shí)響應(yīng)，應(yīng)將此信號(hào)接至單片機(jī)的P3.2（外部中斷0）或P3.3（外部中斷1）引腳觸發(fā)一個(gè)外部中斷。中斷函數(shù)不妨簡(jiǎn)單地寫(xiě)為改變一個(gè)標(biāo)志位的值，將此標(biāo)志位作為顯示循環(huán)是否結(jié)束的判斷條件。這個(gè)位變量名為busy。每當(dāng)外部中斷被觸發(fā)，busy置1，意味著單片機(jī)將結(jié)束顯示循環(huán)；接著單片機(jī)將“忙碌于”接收、清零、計(jì)算、調(diào)節(jié)。每當(dāng)這幾個(gè)環(huán)節(jié)結(jié)束，busy置0，表示單片機(jī)已不“忙碌”，正在顯示。如下圖2-5所示。其中，清零信號(hào)可以在接收結(jié)束和busy置0前任意時(shí)刻給出。圖2-5busy波形這樣，CPLD什么時(shí)候開(kāi)始新一輪計(jì)數(shù)也需要用到這個(gè)busy變量作為判斷條件，故用單片機(jī)中的P3.7定義busy為sbit型變量，并將P3.7引腳連接到CPLD。CPLD這樣判斷：CPLD中用一個(gè)newcnt標(biāo)志位來(lái)表示是否開(kāi)始新的計(jì)數(shù)，newcnt值只在閘門(mén)上升沿時(shí)改變，每次閘門(mén)上升沿時(shí)判斷busy是否為1，若為1，newcnt置0，不允許計(jì)數(shù)；反之，newcnt置1，允許計(jì)數(shù)。每次輸入信號(hào)（或時(shí)鐘信號(hào)）下降沿時(shí)判斷newcnt是否為1，若為1，進(jìn)行計(jì)數(shù)；反之，不進(jìn)行計(jì)數(shù)，即鎖存計(jì)數(shù)結(jié)果。這樣可以保證每一輪計(jì)數(shù)都是在一個(gè)完整的閘門(mén)時(shí)間內(nèi)進(jìn)行的，因?yàn)槭欠裼?jì)數(shù)是在每次閘門(mén)上升沿時(shí)決定的?，F(xiàn)在需要討論的是CPLD。在還沒(méi)有新的外部計(jì)數(shù)中斷結(jié)果時(shí)怎樣自動(dòng)發(fā)送一個(gè)信號(hào)源并觸發(fā)一個(gè)單片機(jī)的一個(gè)外部計(jì)數(shù)中斷。單片機(jī)外部直流電壓溫度中斷線路觸發(fā)方式有低直流外部電壓溫度水平和直流電壓溫度下降沿直流中斷線路觸發(fā)兩種主要工作觸發(fā)方式。。對(duì)于低電平中斷方式，在響應(yīng)之后還必須及時(shí)撤消該引腳上的低電平信號(hào)或者是采用其他方法來(lái)避免重復(fù)響應(yīng)，比如響應(yīng)（busy置1）之后關(guān)掉這個(gè)外部中斷，直到busy置0后才開(kāi)啟，這對(duì)前面討論的工作過(guò)程并無(wú)影響，因?yàn)楸緛?lái)外部中斷就是在busy為0時(shí)才有可能被CPLD觸發(fā)。也可以使CPLD發(fā)出一個(gè)下降沿信號(hào)觸發(fā)單片機(jī)中斷，這樣單片機(jī)不必反復(fù)地開(kāi)啟和關(guān)閉這個(gè)外部中斷，程序略顯簡(jiǎn)潔。具體實(shí)現(xiàn)方法是：CPLD中取一個(gè)引腳連接到單片機(jī)P3.2或P3.3引腳，變量名為news，每當(dāng)閘門(mén)下降沿時(shí)，判斷newcnt是否為1，若為1，表示有一輪新的計(jì)數(shù)結(jié)果，需要通知單片機(jī)，此時(shí)該引腳發(fā)出下降沿。因?yàn)樾枰氖窍陆笛?，所以news置0前應(yīng)已被置1，可以在閘門(mén)上升沿時(shí)將news置1。2.3設(shè)計(jì)原理本設(shè)計(jì)主要由單片機(jī)STC89C52芯片、MAXIIEPM240T100C5N芯片、和液晶顯示器等部分組成。由用戶(hù)通過(guò)連接單片機(jī)的輸入，后經(jīng)過(guò)單片機(jī)和MAXII進(jìn)行頻率判斷。本系統(tǒng)共有兩部分構(gòu)成，硬件部分與軟件部分，設(shè)計(jì)中各個(gè)電源開(kāi)關(guān)硬件系統(tǒng)組成部分主要由各個(gè)電源硬件輸入、信號(hào)采集處理、判斷、顯示等部分組成。軟件部分對(duì)應(yīng)的由CPLD程序、單片機(jī)程序等組成。2.4系統(tǒng)方案設(shè)計(jì)框圖液晶顯示模塊液晶顯示模塊單片機(jī)模塊限流電阻網(wǎng)絡(luò)CPLD時(shí)鐘模塊放大整形模塊電源模塊電源模塊待測(cè)信號(hào)圖2-6原理框圖等精度頻率計(jì)的系統(tǒng)框圖如圖2-6所示,該系統(tǒng)主要包括外接電源模塊、信號(hào)放大整形電路、測(cè)頻電路、信號(hào)接收裝置、單片機(jī)控制模塊、CPLD模塊、顯示模塊和時(shí)鐘模塊。信號(hào)放大整形電路的作用是用來(lái)完成對(duì)待測(cè)信號(hào)的初步處理，以便作為FPGA的輸入信號(hào)使用。測(cè)頻電路是系統(tǒng)的核心電路模塊，由FPGA實(shí)現(xiàn)。標(biāo)準(zhǔn)頻率源由波形發(fā)生器實(shí)現(xiàn)，為FPGA提供頻率信號(hào)。單片機(jī)電路模塊也是本系統(tǒng)的核心之一，控制FPGA進(jìn)行測(cè)頻操作，并讀取測(cè)頻數(shù)據(jù)，做出相應(yīng)數(shù)據(jù)處理。顯示模塊釆用LCD1602液晶顯示屏顯示測(cè)試結(jié)果。2.5主要器件的選型2.5.1單片機(jī)的選型單片機(jī)功能介紹單片式微機(jī)控制模塊直接實(shí)現(xiàn)了對(duì)整個(gè)數(shù)字測(cè)頻控制系統(tǒng)的實(shí)時(shí)控制,其中主要包括了cpu和兩個(gè)數(shù)碼管的實(shí)時(shí)顯示和自動(dòng)控制。測(cè)頻所需要主機(jī)允許的控制信號(hào)由一個(gè)數(shù)控單片機(jī)在測(cè)頻輸入口自動(dòng)地發(fā)出,并且一個(gè)測(cè)頻單片機(jī)的一個(gè)p0口主機(jī)有程序地負(fù)責(zé)對(duì)其進(jìn)行一個(gè)測(cè)頻周期的循環(huán)并有程序地不斷地讀取和發(fā)送給一個(gè)單片機(jī)各自發(fā)送的各種自動(dòng)測(cè)頻檢驗(yàn)結(jié)果中的數(shù)據(jù)(BZH、TF)兩個(gè)自動(dòng)計(jì)數(shù)器中的各種自動(dòng)測(cè)試。數(shù)測(cè)頻的結(jié)果,每次都只能夠分別向用戶(hù)傳輸8位(或8位)的測(cè)頻數(shù)據(jù)),p0口負(fù)責(zé)向一個(gè)單片機(jī)端口發(fā)送一個(gè)終止控制記數(shù)信號(hào),單片的主機(jī)也就是是說(shuō)可以通過(guò)完全終止的控制信號(hào)輸出來(lái)直接知道每次測(cè)頻所允許需要的一個(gè)記數(shù)信號(hào)是否完全終止,以此來(lái)決定何時(shí)主機(jī)才能完全開(kāi)始終止讀取這些測(cè)頻數(shù)據(jù)。STC89C52芯片STC89C52RC主要功能是由美國(guó)STC公司自主研發(fā)和設(shè)計(jì)生產(chǎn)的一種低成本功耗、高性能的8位數(shù)字微控制器,它是一個(gè)8k一個(gè)十二行字節(jié)的控制單元系統(tǒng)及一個(gè)flash的存儲(chǔ)器。stc89c5rc雖然使用了最比較經(jīng)典的MCS-51單片上主機(jī),但是它們都已經(jīng)進(jìn)行了許多次改進(jìn)才最終讓我們使這些單片上的芯片本身已經(jīng)擁有了一些在傳統(tǒng)51單片上主機(jī)所不能實(shí)現(xiàn)的許多功能。2.5.2CPLD介紹即器件的選型CPLD/FPGA原理FPGA這個(gè)關(guān)鍵詞也就是總線陣列的一個(gè)英文字母全稱(chēng)就是FieldProgrammableGateArray的一個(gè)拉丁英文字母縮寫(xiě),即現(xiàn)場(chǎng)網(wǎng)絡(luò)應(yīng)用系統(tǒng)中的一個(gè)通用可編程形式總線-也稱(chēng)門(mén)撲式總線陣列,它主要是在應(yīng)用PAL、GAL、EPLD等現(xiàn)場(chǎng)可編程陣列器件的技術(shù)基礎(chǔ)上進(jìn)一步研究發(fā)展的技術(shù)產(chǎn)物。FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有：1)芯片采用采用FPGA芯片設(shè)計(jì)出的ASIC集成電路,用戶(hù)不必再需要直接投片進(jìn)行生產(chǎn),就這樣能快速得到一套合用的設(shè)計(jì)芯片。2)FPGA它也可以用做其它全方位定制或半定制產(chǎn)品ASIC集成電路的應(yīng)用中試試驗(yàn)樣片。3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。4)FPGA它是各類(lèi)ASIC集成電路中器件設(shè)計(jì)完成周期最短、開(kāi)發(fā)過(guò)程費(fèi)用最低、的重要器件之一。5)FPGA這是一種主要采用高速頻率chmos的高頻制造電路工藝,功耗低,并且它們能夠與高速cmos、ttl等高電平電路進(jìn)行無(wú)縫兼容。MAXiiEPM240T100C5N芯片介紹本設(shè)計(jì)選用EPM240T100C5N芯片。因?yàn)镸AXII系列是一款即開(kāi)即用非揮發(fā)性的CPLD產(chǎn)品，它由基于0.18μm技術(shù)的6層金屬Flash組成，其密度從240至2210邏輯單元LE即128至2210等效宏，具有非揮發(fā)性的8K比特存儲(chǔ)器。MAXII為客戶(hù)端提供了高速、高性能的IO端口,這些端口可靠地與其他架構(gòu)的CPLD端口進(jìn)行對(duì)接。以多電壓核、用戶(hù)flash存儲(chǔ)器ufm和增強(qiáng)型在線編程ISP為主要特色的MAXII,被廣泛應(yīng)用于各種可編程的減少成本和功耗大小的各種類(lèi)型可編程的解決方案,例如總線橋連接器,I/O擴(kuò)展,上電復(fù)位(por)和時(shí)間順序控制,以及各種設(shè)備的配置器。MAXII為客戶(hù)端提供了高速、高性能的IO端口,這些端口可靠地與其他架構(gòu)的CPLD端口進(jìn)行對(duì)接。以多電壓核、用戶(hù)flash存儲(chǔ)器UFM和增強(qiáng)型在線編程ISP為主要特色的MAXII,被廣泛應(yīng)用于各種可編程的減少成本和功耗大小的各種類(lèi)型可編程的解決方案,例如總線橋連接器,I/O擴(kuò)展,上電復(fù)位(POR)和時(shí)間順序控制,以及各種設(shè)備的配置器。2.5.3顯示器件的選型工業(yè)字符型液晶屏幕,能夠同時(shí)顯示3個(gè)字符,160字符型液晶屏也叫160液晶屏，是一種專(zhuān)門(mén)用來(lái)顯示字母、數(shù)字、符號(hào)等的點(diǎn)陣型液晶模塊。它由若干個(gè)點(diǎn)陣字符位組成,每個(gè)新的點(diǎn)陣字符位都可能是一個(gè)可以直接用來(lái)顯示一個(gè)點(diǎn)陣字符,每位之間可能只有一個(gè)小于點(diǎn)距的每位間隙,每行之間也可能只是一個(gè)行距間隙,起到了點(diǎn)陣字符的每位間距和每個(gè)行距之間隙的相互連接轉(zhuǎn)換作用,正因?yàn)檫@樣所以它就可能無(wú)法很好地將其顯示為輸出來(lái)的一個(gè)圖形。在頻率測(cè)量計(jì)的設(shè)計(jì)中,顯示單元組成部分對(duì)于整個(gè)系統(tǒng)而言,是十分重要的。整個(gè)系統(tǒng)在進(jìn)行設(shè)計(jì)時(shí),其最后的結(jié)果需要經(jīng)由一臺(tái)顯示器進(jìn)行反應(yīng)。此次頻率測(cè)量計(jì)系統(tǒng)設(shè)計(jì)所使用的顯示儀是LCD1602.圖2-8為L(zhǎng)CD1602的引腳圖圖2-7LCD1602引腳圖各引腳功能說(shuō)明如下表2-1所示:表2-1引腳功能說(shuō)明編號(hào)符號(hào)引腳說(shuō)明編號(hào)符號(hào)引腳說(shuō)明1VSS電源地9D2數(shù)據(jù)2VDD電源正極10D3數(shù)據(jù)3VL液晶顯示偏壓11D4數(shù)據(jù)4RS數(shù)據(jù)/命令選擇12D5數(shù)據(jù)5R/W讀/寫(xiě)選擇13D6數(shù)據(jù)6E使能信號(hào)14D7數(shù)據(jù)7D0數(shù)據(jù)15BLA背光源正極8D1數(shù)據(jù)16BLK背光源負(fù)極所以我們選用lcd1602主要理由是因?yàn)樗旧砭哂辛说臀⒐?體積小,顯示的視頻內(nèi)容多,超薄輕便等諸多重要優(yōu)點(diǎn)。通常也適用于袖珍型智能儀表及低功耗的儀表應(yīng)用程序。3.頻率計(jì)系統(tǒng)電路設(shè)計(jì)3.1微處理模塊設(shè)計(jì)頻率計(jì)系統(tǒng)中使用的是51系列單片機(jī)控制器的兩個(gè)經(jīng)典款單片機(jī)，STC12C5A60S2單片機(jī)和STC89C52單片機(jī)就是體現(xiàn)8051經(jīng)典內(nèi)核的主要代表之一，是典型的低功耗單片機(jī)。STC89C52單片機(jī)可以在功能上滿(mǎn)足頻率計(jì)的需求，如果在設(shè)計(jì)中使用還能夠降低整個(gè)頻率計(jì)系統(tǒng)的成本，因此更加符合頻率計(jì)程序系統(tǒng)。3.1.1時(shí)鐘電路設(shè)計(jì)時(shí)鐘電路又稱(chēng)為晶振電路，是系統(tǒng)工作的一個(gè)動(dòng)力源頭，當(dāng)時(shí)鐘電路不對(duì)系統(tǒng)進(jìn)行起振功，那么系統(tǒng)就處于癱瘓狀態(tài)，功能在完善，也帶不動(dòng)系統(tǒng)工作，達(dá)不到想要實(shí)現(xiàn)的效果，因此振動(dòng)的作用是非常重要的，根據(jù)不同的型號(hào)，配比的起振的頻率是不同的，本設(shè)計(jì)選用的STC89C52單片機(jī)，其起振連接的是12MHZ的晶振，以及2個(gè)22PF的電容，共同組成起振電路，達(dá)到系統(tǒng)的起振效果，在電路系統(tǒng)中分別連接X(jué)1和X2引腳。晶振電路如圖3-1所示。圖3-SEQ圖3-\*ARABIC1晶振電路有源晶振是一個(gè)完整的振蕩器。不需要復(fù)雜的配置電路。相對(duì)于無(wú)源晶體，有源晶振的缺陷是其信號(hào)電平是固定的，需要選擇好合適輸出電平，靈活性較差。有源晶振是不需要DSP的內(nèi)部振蕩器，信號(hào)質(zhì)量好，比較穩(wěn)定，而且連接方式相對(duì)簡(jiǎn)單。4腳的晶振一般都是有緣晶振，引腳分為VCC、GND、VC、OUT，供電電壓一般有3.3V、5V、9V、12V，類(lèi)型分為T(mén)C、OC、VC、MC，測(cè)試一般加電壓，用示波器或者頻率計(jì)測(cè)頻率。獨(dú)立震蕩，輸出固有頻率。圖3-SEQ圖3-\*ARABIC2有源晶振電路3.1.2復(fù)位電路STC89C52單片機(jī)是自身集成了單片機(jī)最小系統(tǒng)，在元器件上，肉眼可見(jiàn)清晰的按鈕，代表了單片機(jī)的復(fù)位按鍵，復(fù)位的功能就是將系統(tǒng)運(yùn)行時(shí)處于的任何狀態(tài)恢復(fù)到系統(tǒng)圖最初設(shè)定的狀態(tài)，也就相當(dāng)于手機(jī)刷機(jī)后的一個(gè)狀態(tài)，復(fù)位功能可以解決系統(tǒng)在運(yùn)行中遇到卡頓現(xiàn)象，系統(tǒng)出現(xiàn)閃屏現(xiàn)狀，系統(tǒng)出現(xiàn)顯示數(shù)字亂碼現(xiàn)象等等，一個(gè)復(fù)位按鍵就可以解決這個(gè)問(wèn)題，輕觸按鍵恢復(fù)原設(shè)置。實(shí)際上硬件電路中的阻容復(fù)位就可以滿(mǎn)足需求，在程序中增加獨(dú)立看門(mén)狗設(shè)計(jì)，更好的防止程序跑亂現(xiàn)象的發(fā)生。STC89C52單片機(jī)的RST復(fù)位引腳通過(guò)連接10K電阻和10μF電容，并連接按鍵按下進(jìn)行系統(tǒng)的觸發(fā)，這三部分組成整個(gè)復(fù)位系統(tǒng)。在頻率計(jì)系統(tǒng)中，按下連接好的按鍵就能將頻率計(jì)系統(tǒng)重啟。圖3-2為復(fù)位電路的模擬圖。圖3-SEQ圖3-\*ARABIC3復(fù)位電路3.2單片機(jī)電路設(shè)計(jì)本設(shè)計(jì)最重要的一個(gè)部分起到控制全局的作用，把由輸入設(shè)備輸入經(jīng)由信號(hào)放大整形電路處理過(guò)后的信號(hào)輸送給CPLD設(shè)備也就是EPM240T100C5N芯片進(jìn)行測(cè)頻。圖3-SEQ圖3-\*ARABIC4單片機(jī)最小系統(tǒng)電路3.3電源電路設(shè)計(jì)AM1117S為一種輸出電壓為3.3V低功耗正向電壓調(diào)節(jié)器，其可以用在一些高效率，小封裝的低功耗設(shè)計(jì)中。特性如下：0.8A穩(wěn)定輸出電流圖3-SEQ圖3-\*ARABIC5電源模塊3.4LCD1602液晶顯示屏模塊設(shè)計(jì)在頻率測(cè)量計(jì)的設(shè)計(jì)中,顯示單元組成部分對(duì)于整個(gè)系統(tǒng)而言,是十分重要的。整個(gè)系統(tǒng)在進(jìn)行設(shè)計(jì)時(shí),其最后的結(jié)果需要經(jīng)由一臺(tái)顯示器進(jìn)行反應(yīng)。此次頻率測(cè)量計(jì)系統(tǒng)設(shè)計(jì)所使用的顯示儀是LCD1602。主要用于顯示頻率參數(shù)數(shù)字信息，在系統(tǒng)硬件電路的電路引腳中可以看到，該模塊一共包含14個(gè)引腳，與單片機(jī)進(jìn)行連接時(shí)使用的是10個(gè)數(shù)據(jù)引腳，顯示屏的背光的電引腳VCC、地引腳GND以及1K電阻穩(wěn)定顯示模塊。10個(gè)數(shù)據(jù)引腳中，讀寫(xiě)控制管腳（R/W引腳）、使能控制端（E引腳）、數(shù)據(jù)控制管腳（RS)。P26-P27，P0.0-P0.7分別連接DB0-DB7這是7個(gè)控制引腳，完成顯示數(shù)據(jù)的讀寫(xiě)和使能操作。頻率計(jì)系統(tǒng)中的LCD1602液晶顯示模塊設(shè)計(jì)如圖3-6所示。圖3-SEQ圖3-\*ARABIC61602顯示器3.5CPLD電路設(shè)計(jì)EPM240T100C5N在整個(gè)設(shè)計(jì)中也處于比較重要的位置，由CPLD測(cè)得待測(cè)信號(hào)頻率。MAXII器件提供一個(gè)全局的時(shí)鐘網(wǎng)絡(luò)。該全局時(shí)鐘網(wǎng)絡(luò)由貫穿整個(gè)器件的4條全局時(shí)鐘線組成，為器件內(nèi)的所有資源提供時(shí)鐘。這些全局時(shí)鐘線也可以用作控制信號(hào)，例如清零clear，預(yù)置preset或輸出使能。圖3-SEQ圖3-\*ARABIC7MAXii連接圖3.6指示燈電路設(shè)計(jì)指示燈電路由兩個(gè)LED等和兩個(gè)10k電阻組成。指示燈亮起表示頻率計(jì)進(jìn)入工作狀態(tài)。圖3-SEQ圖3-\*ARABIC8指示燈電路3.7JTAG電路設(shè)計(jì)JTAG是用來(lái)對(duì)芯片進(jìn)行測(cè)試的，JTAG的基本原理是在器件內(nèi)部定義一個(gè)TAP（TestAccessPort；測(cè)試訪問(wèn)口）通過(guò)專(zhuān)用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。含有JTAGDebug接口模塊的CPU，只要時(shí)鐘正常，可以通過(guò)JTAG接口訪問(wèn)CPU的內(nèi)部寄存器和掛在CPU總線上的設(shè)備，如FLASH，RAM，SOC（比如4510B，44Box，AT91M系列）內(nèi)置模塊的寄存器，像UART，Timers，GPIO等等的寄存器。JTAG測(cè)試允許多個(gè)器件通過(guò)JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試。如今，JTAG接口還常用于實(shí)現(xiàn)ISP（In-SystemProgrammer，在系統(tǒng)編程），對(duì)FLASH等器件進(jìn)行編程。圖3-SEQ圖3-\*ARABIC9JTAG電路3.8按鍵電路頻率計(jì)中設(shè)置了1個(gè)用來(lái)按鍵用來(lái)開(kāi)關(guān)整個(gè)電路，頻率計(jì)系統(tǒng)中的按鍵設(shè)置電路如圖3-10所示。圖3-SEQ圖3-\*ARABIC10按鍵電路3.9電路連接仿真圖4.軟件設(shè)計(jì)在本章之前，已經(jīng)把頻率計(jì)系統(tǒng)的所有電路、方案等各方面有關(guān)于硬件的需求都設(shè)計(jì)好了，本章就要開(kāi)始設(shè)計(jì)頻率計(jì)系統(tǒng)的軟件了，主要就是使用C語(yǔ)言來(lái)開(kāi)發(fā)單片機(jī)的代碼，在編程語(yǔ)言中C語(yǔ)言是相對(duì)較完善的一種語(yǔ)言，也是學(xué)習(xí)中經(jīng)常涉及的一種語(yǔ)言，因此本設(shè)計(jì)選用的這個(gè)語(yǔ)言，編寫(xiě)好代碼，然后畫(huà)出各模塊的工作流程的流程圖，CPLD部分本設(shè)計(jì)使用VHDL語(yǔ)言進(jìn)行編程?；趥鹘y(tǒng)測(cè)量頻率原理的頻率計(jì)的測(cè)量精度隨待測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)量信號(hào)的頻率變化而變化。，在實(shí)際實(shí)驗(yàn)中有較大的局限性，與之不同的是等精度頻率計(jì)具有較高的測(cè)量精度，而且在整個(gè)區(qū)域內(nèi)能保持恒定的測(cè)試精。4.1單片機(jī)程序設(shè)計(jì)4.1.1單片機(jī)程序運(yùn)行流程圖圖4-SEQ圖4-\*ARABIC1單片機(jī)程序運(yùn)行流程圖4.1.2單片機(jī)程序詳見(jiàn)程序附錄4.2CPLD程序設(shè)計(jì)4.2.1CPLD程序運(yùn)行流程圖圖4-SEQ圖4-\*ARABIC1圖4-SEQ圖4-\*ARABIC1CPLD程序流程圖開(kāi)始初始化發(fā)出門(mén)限信號(hào)計(jì)數(shù)完畢？讀取數(shù)據(jù)計(jì)算送入LCD顯示頻率YN4.2.2CPLD程序LIBRARYIEEE;--等精度頻率計(jì)USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;--CLOCK1標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào)TCLK:INSTD_LOGIC;--待測(cè)頻率時(shí)鐘信號(hào)CLR:INSTD_LOGIC;--清零和初始化信號(hào)CL:INSTD_LOGIC;--預(yù)置門(mén)控制SPUL:INSTD_LOGIC;--測(cè)頻或測(cè)脈寬控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;--由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--多路選擇控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位數(shù)據(jù)讀出ENDGWDVPB;--接下頁(yè)ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOGIC_VECTOR(31DOWNTO0);--標(biāo)準(zhǔn)計(jì)數(shù)器/測(cè)頻計(jì)數(shù)器SIGNALENA,PUL:STD_LOGIC;--計(jì)數(shù)使能/脈寬計(jì)數(shù)使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--標(biāo)準(zhǔn)頻率計(jì)數(shù)最高8位輸出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待測(cè)頻率計(jì)數(shù)值最低8位輸出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待測(cè)頻率計(jì)數(shù)值最高8位輸出TSQ(31DOWNTO24);--DATA<=x"E0"WHENSEL="000"ELSE--x"2E"WHENSEL="001"ELSE--x"00"WHENSEL="010"ELSE--x"00"WHENSEL="011"ELSE--x"10"WHENSEL="100"ELSE--x"00"WHENSEL="101"ELSE--x"00"WHENSEL="110"ELSE--x"00"WHENSEL="111"ELSE--x"00";BZH:PROCESS(BCLK,CLR)--標(biāo)準(zhǔn)頻率測(cè)試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待測(cè)頻率計(jì)數(shù)器，測(cè)頻計(jì)數(shù)器接下頁(yè)BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(TCLK,CLR)--計(jì)數(shù)控制使能，CL為預(yù)置門(mén)控信號(hào)，同時(shí)兼作正負(fù)脈寬測(cè)試控制信號(hào)BEGINIFCLR='1'THENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--測(cè)脈寬邏輯CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;PUL<='1'WHENSS="10"ELSE--當(dāng)SS="10"時(shí)，PUL高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器計(jì)數(shù)，