任務(wù)9.2高密度可編程邏輯器件的認(rèn)知復(fù)雜可編程邏輯器件CPLD現(xiàn)場(chǎng)可編程邏輯器件FPGA目錄一、復(fù)雜可編程邏輯器件CPLD簡(jiǎn)介隨著集成電路工藝水平的提高，PLD逐漸向高密度、低功耗、高速度的方向發(fā)展，20世紀(jì)80年代末Lattice公司推出一系列具備在系統(tǒng)可編程能力的復(fù)雜可編程邏輯器件CPLD（ComplexPLD）。CPLD采用E2CMOS工藝制作，增加了內(nèi)部連線(xiàn)，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，因而設(shè)計(jì)更加靈活。

大多數(shù)CPLD的結(jié)構(gòu)一般包括：可編程邏輯宏單元，可編程I/O單元和可編程內(nèi)部連線(xiàn)三部分。一、復(fù)雜可編程邏輯器件CPLD1.編程邏輯宏單元

CPLD的邏輯宏單元與GAL器件的類(lèi)似是與I/O連在一起的，稱(chēng)為輸出邏輯宏單元。CPLD器件的宏單元在內(nèi)部，它主要包括與或陣列、多路選擇器和可編程觸發(fā)器等電路，能獨(dú)立的配置時(shí)序或組合工作方式。一、復(fù)雜可編程邏輯器件CPLD2.可編程I/O單元CPLD中的可編程I/O單元也可稱(chēng)為IOC，是內(nèi)部信號(hào)到I/O引腳的接口部分。由于陣列型CPL大部分的端口都是I/O端口，而且系統(tǒng)的輸入信號(hào)經(jīng)常要鎖存，因此I/O通常作為一個(gè)獨(dú)立的單元來(lái)處理。一、復(fù)雜可編程邏輯器件CPLD2.可編程I/O單元從圖可知，該IOC電路由輸入緩沖器、輸入寄存器/鎖存器、三態(tài)輸出緩沖器和幾個(gè)可編程的數(shù)據(jù)選擇器組成。圖中的觸發(fā)器有兩種工作方式，當(dāng)R/L為高電平時(shí)，該觸發(fā)器為邊沿觸發(fā)器；當(dāng)R/L為低電平時(shí)，該觸發(fā)器被置為鎖存器。數(shù)據(jù)選擇器MUX1用于選擇三態(tài)輸出緩沖器的工作狀態(tài)；MUX2用來(lái)選擇輸出信號(hào)的傳送通道；MUX3用來(lái)選擇輸出極性；MUX4用于選擇輸入方式；MUX5和MUX6用來(lái)選擇時(shí)鐘脈沖的來(lái)源和極性。根據(jù)數(shù)據(jù)選擇器的不同狀態(tài)組合，就可得到得到各種IOC組態(tài)。一、復(fù)雜可編程邏輯器件CPLD3.可編程內(nèi)部連線(xiàn)可編程內(nèi)部連線(xiàn)在各邏輯宏單元之間及邏輯宏單元和I/O單元之間提供連接網(wǎng)絡(luò)。每個(gè)邏輯宏單元通過(guò)可編程連線(xiàn)陣列接收專(zhuān)用輸入或輸入端的信號(hào)，并將宏單元的信號(hào)反饋到其需要到達(dá)的目的地。二、現(xiàn)場(chǎng)可編程邏輯器件FPGAFPGA器件的基本結(jié)構(gòu)

FPGA具有掩模可編程門(mén)陣列的通用結(jié)構(gòu)，主要由邏輯功能塊排列成陣列組成，由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。下面以Xilinx的FPGA為例分析其基本結(jié)構(gòu)。FPGA通常由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。三種可編程電路包括：可編程邏輯塊CLB（ConfigurableLogicBlock）、互連資源IR（InterconnectResource）和輸入/輸出模塊IOB（I/OBlock）。二、現(xiàn)場(chǎng)可編程邏輯器件FPGAFPGA器件的基本結(jié)構(gòu)可編程邏輯塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，通常是按規(guī)則排列成陣列，并散布于整個(gè)芯片；可編程互連資源IR包括各種長(zhǎng)度的連線(xiàn)線(xiàn)段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路；可編程輸入/輸出模塊IOB用來(lái)完成芯片上的邏輯與外部封裝腳的接口，IOB通常排列在芯片的四周。小結(jié)CPLD采用E2CMOS工藝制作，增加了內(nèi)部連線(xiàn)，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，因而設(shè)計(jì)更加靈活。FPGA的內(nèi)部由很多獨(dú)立