6.黑盒一、例化黑盒二、復制Verilog文件三、內(nèi)聯(lián)Verilog文件四、inout端口

目錄2一、例化黑盒3例化黑盒1.1背景Chisel的功能相對Verilog來說還不完善，設計人員在當前版本下無法實現(xiàn)的功能，就需要用Verilog來實現(xiàn)。向Chisel代碼提供用Verilog設計的電路的接口（Verilog）BlackBoxChisel接口Chisel接口4例化黑盒假設有一個外部的Verilog模塊，端口列表聲明如下：

按照Verilog的語法，例化代碼如下：

在Chisel模塊里例化另一個模塊，生成Verilog代碼時，端口名字里會增加“io_”。1.2例化黑盒Dutu0(.a(u0_a),.clk(u0_clk),.reset(u0_reset),.b(u0_b))5moduleDut(input[31:0]a,inputclk,inputreset,output[3:0]b)例化黑盒

倘若將上述Verilog模塊聲明成普通的Chisel模塊，然后直接例化使用，例化的Verilog代碼就會變成：

思考：這樣做在Chisel層面上會成功嗎？不允許模塊內(nèi)部連線為空Dutu0(.io_a(io_u0_a),.io_clk(io_u0_clk),.io_reset(io_u0_reset),

.io_b(io_u0_b))6classUseDutextendsModule{

valio=IO(newBundle{

valtoDut_a=Input(UInt(32.W))

valtoDut_b=Output(UInt(4.W))

})

valu0=Module(newDut)

u0.io.a:=io.toDut_a

u0.io.clk:=clock

u0.io.reset:=reset

io.toDut_b:=u0.io.b

}例化黑盒定義Dut類時，不繼承自Module，而繼承自BlackBox。無需給黑盒的端口名加上“io_”classDutextendsBlackBox{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}7例化黑盒

1.3

Map[String,Param]

BlackBox的構(gòu)造方法可以接收一個Map[String,Param]類型的參數(shù)。

作用：使得例化外部的Verilog模塊時具有配置模塊的“#(參數(shù)配置)”。映射的鍵固定是字符串類型，對應Verilog里聲明的參數(shù)名。映射的值對應傳入的配置參數(shù)，可以是字符串，也可以是整數(shù)和浮點數(shù)。8importchisel3.experimental._

classDutextendsBlackBox(Map("DATA_WIDTH"->32,

"MODE"->"Sequential",

"RESET"->"Asynchronous")){

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}例化黑盒實例

單例對象chisel3.experimental里定義了相應的隱式轉(zhuǎn)換，可以把BigInt、Int、Long、Double和String轉(zhuǎn)換成對應的Param類型9例化黑盒

1.4動態(tài)定義模塊的名字10classCoffeeextendsBlackBox{

valio=IO(newBundle{

valI=Input(UInt(32.W))

valO=Output(UInt(32.W))

})

overridedefdesiredName="Tea"

}

classSaltextendsModule{

valio=IO(newBundle{})

valdrink=Module(newCoffee)

overridedefdesiredName="SodiumMonochloride"

}使用重寫的desiredName方法將Salt改為SodiumMonochloride使用重寫的desiredName方法將Coffee改為Tea在轉(zhuǎn)成Verilog時的模塊名不使用定義的類名，而是使用重寫的desiredName方法的返回字符串二、復制Verilog文件11復制Verilog文件如果在黑盒類里混入這個特質(zhì)，并且在src/main/resources文件夾里有對應的Verilog源文件，則在Chisel轉(zhuǎn)換成Verilog時，就會把Verilog文件一起復制到目標文件夾。2.1復制方式一chisel3.util包里有一個特質(zhì)HasBlackBoxResource12classDutextendsBlackBoxwithHasBlackBoxResource{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}

addResource("/dut.v")//注意路徑寫成"./dut.v"是不對的。

}復制Verilog文件。2.2實例方法的入?yún)⑹荲erilog文件的相對地址，即相對src/main/resources的地址13復制Verilog文件2.3復制方式二chisel3.util包里還有一個特質(zhì)HasBlackBoxPath如果在黑盒類里混入這個特質(zhì)，并且在任意文件夾里有對應的Verilog源文件，那么在Chisel轉(zhuǎn)換成Verilog時，就會把Verilog文件一起復制到目標文件夾。14classDutextendsBlackBoxwithHasBlackBoxPath{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

addPath("./src/main/scala/dut.v")

}復制Verilog文件2.4實例此時的路徑是相對于chisel-template這個工程文件夾的路徑，我們需要提供相對路徑或者全路徑。15三、內(nèi)聯(lián)Verilog文件16內(nèi)聯(lián)Verilog文件目標文件夾里就會生成一個單獨的Verilog文件，復制內(nèi)嵌的代碼。該方法適合小型Verilog設計!3.1內(nèi)聯(lián)Verilog文件

chisel3.util包里有一個特質(zhì)HasBlackBoxInline調(diào)用特質(zhì)里的方法:17setInline(blackBoxName:String,blackBoxInline:String)classDutextendsBlackBoxwithHasBlackBoxInline{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

setInline("dut.v",

"""

|moduledut(input[31:0]a,

|inputclk,

|inputreset,

|output[3:0]b);

|……

|assignb=b_temp;

|endmodule

""".stripMargin)

}內(nèi)聯(lián)Verilog文件實例：

字符串中的“|”表示文件的邊界18四、inout端口19inout端口NOTE:要用“chisel3.experimental._”進行導入。4.1

inoutChisel目前只支持在黑盒中引入Verilog的inout端口。Bundle中使用“Analog(位寬)”聲明Analog類型的端口Verilog的inout端口編譯20classInoutIOextendsBundle{

vala=Analog(16.W)

valb=Input(UInt(16.W))

valsel=Input(Bool())

valc=Output(UInt(16.W))}

classInoutPortextendsBlackBoxwithHasBlackBoxInline{

valio=IO(newInoutIO)

setInline("InoutPort.v",

"""

|moduleInoutPort(inout[15:0]a,……output[15:0]c);

|assigna=sel?'bz:b;

|endmodule

""".stripMargin)

}

classMakeInoutextendsModule{

valio=IO(newInoutIO