邏輯門電路課件1.1邏輯門電路簡(jiǎn)介1.2

基本CMOS邏輯門電路1.3CMOS邏輯門電路的不同輸出結(jié)構(gòu)及參數(shù)1.4類NMOS和BiCMOS邏輯門電路1.5TTL邏輯門電路*1.6ECL邏輯門電路1.7

邏輯描述中的幾個(gè)問(wèn)題1.8

邏輯門電路使用中的幾個(gè)實(shí)際問(wèn)題1.9用VerilogHDL描述CMOS邏輯門電路教學(xué)基本要求：1、了解半導(dǎo)體器件的開(kāi)關(guān)特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態(tài)門、OD門（OC門）和傳輸門的邏輯功能。3、學(xué)會(huì)門電路邏輯功能分析方法。4、掌握邏輯門的主要參數(shù)及在應(yīng)用中的接口問(wèn)題。1.

邏輯門電路1.1邏輯門電路簡(jiǎn)介1.1.1

各種邏輯門電路系列簡(jiǎn)介1.1.2

開(kāi)關(guān)電路1、邏輯門:實(shí)現(xiàn)基本邏輯運(yùn)算和常用邏輯運(yùn)算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門1.1.1各種邏輯門電路系列簡(jiǎn)介BiCMOS門電路TTL門電路ECL門電路1.CMOS集成電路:廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路4000系列74HC74HCT74AHC74AHCT速度慢與TTL不兼容抗干擾功耗低74LVC74AUC速度加快與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低速度兩倍于74HC與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低低(超低)電壓速度更加快負(fù)載能力強(qiáng)抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應(yīng)用于中大規(guī)模集成電路1.1.1數(shù)字集成電路簡(jiǎn)介1.2.2

CMOS

反相器NMOSPMOS1.2.2

CMOS

反相器1.工作原理+VDD+5VD1S1vivOTNTPD2S20V+5VvivGSNvGSPTNTPvO0V0V

5V截止導(dǎo)通5V5V5V0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式vi(A)0vO(L)1邏輯真值表10AL

第一，vI是高電平還是低電平，TN和TP中總是一個(gè)導(dǎo)通而另一個(gè)截止。CMOS反相器的靜態(tài)功耗幾乎為零。第二，MOS管導(dǎo)通電阻低，截止電阻高。使充、放電時(shí)間常數(shù)小，開(kāi)關(guān)速度更快，具有更強(qiáng)的帶負(fù)載能力。第三，MOS管的，IG≈0，輸入電阻高。理論上可以帶任意同類門，但負(fù)載門輸入雜散電容會(huì)影響開(kāi)關(guān)速度。

CMOS反相器的重要特點(diǎn)：A

BTN1TP1

TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門1.CMOS與非門vA+VDD+5VTP1TN1TP2TN2ABLvBvL(a)電路結(jié)構(gòu)(b)工作原理VTN=2VVTP=-2V0V5VN輸入的與非門的電路?輸入端增加有什么問(wèn)題?1.2.3其他基本CMOS邏輯門電路AB或非門2.CMOS或非門+VDD+5VTP1TN1TN2TP2ABLA

BTN1TP1TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通10000V5VVTN=2VVTP=-2VN輸入的或非門的電路的結(jié)構(gòu)?輸入端增加有什么問(wèn)題?AB1.2.4CMOS傳輸門(雙向模擬開(kāi)關(guān))

1.傳輸門的結(jié)構(gòu)及工作原理電路邏輯符號(hào)υI

/υO(shè)υo/υIC等效電路1、傳輸門的結(jié)構(gòu)及工作原理

設(shè)TP:|VTP|=2V，TN:VTN=2V，

I的變化范圍為0到+5V。

0V+5V0V到+5V

GSN<VTN,TN截止

GSP=+5V

(0V到+5V)=(5到0)V開(kāi)關(guān)斷開(kāi)，不能轉(zhuǎn)送信號(hào)

GSN=0V

(0V到+5V)=(0到-5)V

GSP>0,TP截止1）當(dāng)c=0，c=1時(shí)c=0=0V，c=1=+5VC

TP

vO/vI

vI/vO

+5V

0V

TN

C+5V0V

GSP=0V

(2V~+5V)=

2V~

5V

GSN=5V

(0V~+3V)=(5~2)Vb、

I=2V~5V

GSN>VTN,TN導(dǎo)通a、

I=0V~3VTN導(dǎo)通，TP導(dǎo)通

GSP>|VT|,TP導(dǎo)通C、

I=2V~3V2）當(dāng)c=1，c=0時(shí)(1)傳輸門組成的異或門B=0TG1斷開(kāi),TG2導(dǎo)通

L=AB=12.傳輸門的應(yīng)用TG1導(dǎo)通,TG2斷開(kāi)

L=A(2)傳輸門組成的數(shù)據(jù)選擇器C=0TG1導(dǎo)通,TG2斷開(kāi)

L=XTG2導(dǎo)通,TG1斷開(kāi)

L=YC=12.傳輸門的應(yīng)用1.3CMOS邏輯門電路的不同輸出結(jié)構(gòu)及參數(shù)1.1.1

CMOS邏輯門電路的保護(hù)和緩沖電路1.1.2

CMOS漏極開(kāi)路和三態(tài)門電路1.1.3

CMOS邏輯門電路的重要參數(shù)1.1.1輸入保護(hù)電路和緩沖電路采用緩沖電路能統(tǒng)一參數(shù)，使不同內(nèi)部邏輯集成邏輯門電路具有相同的輸入和輸出特性。1.輸入端保護(hù)電路:(1)0<vI<VDD+vDF(2)vI

>

VDD+vDF

二極管導(dǎo)通電壓：vDF(3)vI

<

-

vDF

當(dāng)輸入電壓不在正常電壓范圍時(shí),二極管導(dǎo)通，限制了電容兩端電壓的增加,保護(hù)了輸入電路。D1、D2截止D1導(dǎo)通,D2截止vG

=

VDD+vDFD2導(dǎo)通,D1截止vG=

-

vDFRS和MOS管的柵極電容組成積分網(wǎng)絡(luò)，使輸入信號(hào)的過(guò)沖電壓延遲且衰減后到柵極。

D2---分布式二極管(iD大)（2）CMOS邏輯門的緩沖電路輸入、輸出端加了反相器作為緩沖電路，所以電路的邏輯功能也發(fā)生了變化。增加了緩沖器后的邏輯功能為與非功能1.CMOS漏極開(kāi)路門1.）CMOS漏極開(kāi)路門的提出輸出短接，在一定情況下會(huì)產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無(wú)法確定輸出是高電平還是低電平。1.1.2CMOS漏極開(kāi)路（OD）門和三態(tài)輸出門電路（2）漏極開(kāi)路門的結(jié)構(gòu)與邏輯符號(hào)(c)可以實(shí)現(xiàn)線與功能;(b)與非邏輯不變漏極開(kāi)路門輸出連接(a)工作時(shí)必須外接電源和電阻;電路邏輯符號(hào)(2)上拉電阻對(duì)OD門動(dòng)態(tài)性能的影響Rp的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，因而開(kāi)關(guān)速度愈快。但功耗大,且可能使輸出電流超過(guò)允許的最大值IOL(max）

。電路帶電容負(fù)載10CLRp的值大，可保證輸出電流不能超過(guò)允許的最大值IOL(max）、功耗小。但負(fù)載電容的充電時(shí)間常數(shù)亦愈大，開(kāi)關(guān)速度因而愈慢。+VDDIILRPn…m…k最不利的情況：只有一個(gè)OD門導(dǎo)通，110為保證低電平輸出OD門的輸出電流不能超過(guò)允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當(dāng)VO=VOLIIL（total)IOL（max)+VDDIILRPn…m…k當(dāng)VO=VOHIIH（total)I0Z（total)為使得高電平不低于規(guī)定的VIH的最小值，則Rp的選擇不能過(guò)大。Rp的最大值Rp(max)

：

2.三態(tài)(TSL)輸出門電路10011截止導(dǎo)通111高阻

×0

輸出L輸入A使能EN001100截止導(dǎo)通010截止截止X1邏輯功能：高電平有效的同相邏輯門01三態(tài)門電路的應(yīng)用任何時(shí)刻只能有一個(gè)門的使能端為有效，其他門輸出高阻DADBDN數(shù)據(jù)總線100010001…DG1G2Gn…ENENEN1.1.3CMOS邏輯門電路的重要參數(shù)1.輸入和輸出的高、低電平輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIH(min)輸出低電平的上限值

VOL(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

1.輸入和輸出的高、低電平400074HC74HCT74LVC74AUC類型參數(shù)/單位VIL(max)/V1.01.50.80.80.6VOL(max)/V0.050.10.10.20.2VIH(min)/V4.01.52.02.01.2VOH(min)/V4.954.94.91.11.7高電平噪聲容限(VNH/V)0.951.42.91.10.5低電平噪聲容限(VNL/V)0.951.40.70.60.4VNH

—當(dāng)前級(jí)門輸出高電平的最小值時(shí)允許負(fù)向噪聲電壓的最大值。負(fù)載門輸入高電平時(shí)的噪聲容限：VNL—當(dāng)前級(jí)門輸出低電平的最大值時(shí)允許正向噪聲電壓的最大值負(fù)載門輸入低電平時(shí)的噪聲容限：2.

噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動(dòng)的范圍。它表示門電路的抗干擾能力

驅(qū)動(dòng)門

vo負(fù)載門

vI

噪聲

類型參數(shù)74HCVDD=5V74AHCVDD=5V74LVCVDD=1.3V74AUCVDD=1.8VtPLH或tPHL(ns)61.82.50.81.傳輸延遲時(shí)間

傳輸延遲時(shí)間是表征門電路開(kāi)關(guān)速度的參數(shù)，它說(shuō)明門電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。傳輸延遲時(shí)間與電源電壓VDD及負(fù)載電容大小有關(guān)。表中為各個(gè)非門的參數(shù)。CMOS電路傳輸延遲時(shí)間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

4.功耗靜態(tài)功耗：指的是當(dāng)電路沒(méi)有狀態(tài)轉(zhuǎn)換時(shí)的功耗，即門電路空載時(shí)電源總電流ID與電源電壓VDD的乘積。5.延時(shí)

功耗積是速度功耗綜合性的指標(biāo).延時(shí)

功耗積，用符號(hào)DP表示。幾種CMOS系列非門的DP見(jiàn)下頁(yè)。 扇入數(shù)：取決于邏輯門的輸入端的個(gè)數(shù)。6.扇入與扇出數(shù)動(dòng)態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時(shí)的功耗，對(duì)于TTL門電路來(lái)說(shuō)，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動(dòng)態(tài)功耗幾種CMOS系列非門的DP性能比較系列參數(shù)/單位74HC04(VDD=5V)74AHC04(VDD=5V)74LVC04(VDD=1.3V)74AUC04(VDD=1.8V)功耗電容CPD/pF2112817傳輸延遲時(shí)間tpd/ns(CL=15pF)61.82.50.8功耗PD

mW(10MHz)96.82.51延時(shí)功耗積DP/pJ5425.846.250.8扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。（a)帶拉電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的拉電流將增加，會(huì)引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負(fù)載門的個(gè)數(shù)。

高電平扇出數(shù):IOH:驅(qū)動(dòng)門的輸出端為高電平電流IIH:負(fù)載門的輸入電流為。(b)帶灌電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的灌電流IOL將增加，同時(shí)也將引起輸出低電壓VOL的升高。當(dāng)輸出為低電平，并且保證不超過(guò)輸出低電平的上限值。IOL

：驅(qū)動(dòng)門的輸出端為低電平電流 IIL：負(fù)載門輸入端電流之和 1.8

邏輯門電路使用中的幾個(gè)實(shí)際問(wèn)題1.8.1

各種門電路之間的接口問(wèn)題1.8.2

門電路帶負(fù)載時(shí)的接口問(wèn)題1.8.3

抗干擾措施1.8.4CMOS小邏輯和寬總線系列2)驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問(wèn)題）。在數(shù)字電路或系統(tǒng)的設(shè)計(jì)中，往往將不同電源電壓的CMOS

系列（或CMOS和TTL）兩種器件混合使用，以滿足綜合要求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩種器件連接時(shí)，要滿足驅(qū)動(dòng)器件和負(fù)載器件以下條件：3)驅(qū)動(dòng)器件必須對(duì)負(fù)載器件提供足夠大的拉電流和灌電流（屬于門電路的扇出數(shù)問(wèn)題）；1.8.1

各種門電路之間的接口問(wèn)題1)門電路的輸入或輸出電壓必須處在手冊(cè)規(guī)定的極值之內(nèi)。（1）輸入電壓極值VI(max)

和VI(min)

有些邏輯門電路允許VI超過(guò)VDD，有些不允許。74HC系列最大輸入VI(max)

=VDD

+0.5V，VI被鉗位，不能超過(guò)VDD。74AHC系列VI(max)

=7V,采用VDD

=1.3V時(shí),允許VI>1.3V。兩系列VI(min)均為0V，考慮保護(hù)二極管作用，VI(min)=-0.5V。1.

各種門電路輸入或輸出電壓的極值（2）輸出電壓極值VO(max)

和VO(min)

有些邏輯門電路允許VO超過(guò)VDD，有些不允許。

74HC和AHC系列最大輸入VO(max)

=VDD

+0.5V，不能超過(guò)VDD。

74LVC系列VO(max)

=6.5V。采用VDD

=1.3V時(shí),允許VO>1.3V,只要小于6.5V即可。1.

各種門電路輸入或輸出電壓的極值負(fù)載器件所要求的輸入電壓VOH(min)≥VIH(min)VOL(max)≤VIL(max)2.

各種門電路電壓兼容性和電流匹配性問(wèn)題VOH(min)vO

VOL(max)

vIVIH(min)VIL(max)

灌電流IIL拉電流IIH對(duì)負(fù)載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)101…n個(gè)010…n個(gè)IOHIIHIILIOL驅(qū)動(dòng)電路必須能為負(fù)載電路提供足夠的驅(qū)動(dòng)電流

驅(qū)動(dòng)電路負(fù)載電路1、）VOH(min)≥VIH(min)2、）VOL(max)≤VIL(max)4、）IOL(max)≥IIL(total)驅(qū)動(dòng)電路必須能為負(fù)載電路提供合乎相應(yīng)標(biāo)準(zhǔn)的高、低電平IOH(max)≥IIH(total)3、）圖中給出了各個(gè)系列在給定電源電壓下四個(gè)邏輯電平參數(shù)3、5VCMOS門驅(qū)動(dòng)1.3VCMOS門VOH（min)=4.4VVOL(max)=0.5V1.3VCMOS門系列

VIH(min)=2VVIL(max)=0.8VIOH（max)=

20

AIIH（max)=5

AVOH(min)≥VIH(min)VOL(max)≤VIL(max)帶拉電流負(fù)載輸出、輸入電壓帶灌電流負(fù)載例：已知：5VCMOS門系列IOL（max)=20

AIIL（max)=

5

A，IOH(max)≥IIH(total)IOL(max)≥IIL(total)當(dāng)負(fù)載門個(gè)數(shù)n小于≤44.

1.3VCMOS門驅(qū)動(dòng)5VCMOS門式2、3、4、都能滿足，但式1VOH(min)≥VIH(min)不滿足采用外接上拉電阻。（

IO

：驅(qū)動(dòng)門輸出級(jí)截止管的漏電流）VOH（min)=2.4VVOL(max)=0.4V5VCMOS門系列

VIH(min)=1.5VVIL(max)=1.5VIOH（max)=

0.1mAIIH（max)=5

A已知：1.3VCMOS門系列IOL（max)=0.1mAIIL（max)=

5

A，5.

低電壓CMOS電路之間的接口

不同系列邏輯電路之間接口，通常采用專門的邏輯電平轉(zhuǎn)換器，如圖所示。VDDA和VDDB分別為兩種系列邏輯電路的電源電壓。1.用門電路直接驅(qū)動(dòng)顯示器件1.8.2門電路帶負(fù)載時(shí)的接口電路門電路的輸入為低電平，輸出為高電平時(shí)，LED發(fā)光 當(dāng)輸入信號(hào)為高電平，輸出為低電平時(shí),LED發(fā)光

解：LED正常發(fā)光需要幾mA的電流，并且導(dǎo)通時(shí)的壓降VF為1.6V。根據(jù)表1.1.4查得，當(dāng)VCC=5V時(shí)，VOL=0.1V，IOL(max)=4mA。因此ID取值不能超過(guò)4mA。限流電阻的最小值為例1.8.2

試用74HC04六個(gè)CMOS反相器中的一個(gè)作為接口電路，使門電路的輸入為高電平時(shí)，LED導(dǎo)通發(fā)光。2.機(jī)電性負(fù)載接口用各種數(shù)字電路來(lái)控制機(jī)電性系統(tǒng)的功能,而機(jī)電系統(tǒng)所需的工作電壓和工作電流比較大。要使這些機(jī)電系統(tǒng)正常工作，必須擴(kuò)大驅(qū)動(dòng)電路的輸出電流以提高帶負(fù)載能力，而且必要時(shí)要實(shí)現(xiàn)電平轉(zhuǎn)移。如果負(fù)載所需的電流不特別大，可以將兩個(gè)反相器并聯(lián)作為驅(qū)動(dòng)電路，并聯(lián)后總的最大負(fù)載電流略小于單個(gè)門最大負(fù)載電流的兩倍。如果負(fù)載所需的電流比較大，則需要在數(shù)字電路的輸出端與負(fù)載之間接入一個(gè)功率驅(qū)動(dòng)器件。1.多余輸入端的處理措施1.8.3抗干擾措施以不改變電路工作狀態(tài)及穩(wěn)定可靠為原則。一是與其他輸入端并接，二是直接接電源或地。與門、與非門輸入端接電源?；蜷T、或非門輸入端接地。

在直流電源和地之間接去耦合濾波電容，濾除干擾信號(hào)。2.去耦合濾波電容將電源地和信號(hào)地、模擬和數(shù)字地分開(kāi)。印刷版的連線盡量短,以去除寄生干擾。1.接地和安裝工藝傳統(tǒng)封裝的2輸入與非門1.8.4小尺寸邏輯和寬總線系列相比傳統(tǒng)邏輯器件，小尺寸邏輯芯片體積更小。它是作為大規(guī)?？删幊踢壿嬈骷难a(bǔ)充或接口。用來(lái)修改或完善大規(guī)模集成芯片之間連線或外圍電路連線。

小尺寸邏輯封裝的2輸入與非門

1.小尺寸邏輯電路寬總線是指將多個(gè)相同的單元電路封裝在一起，以減少體積、改善電路性能，滿足計(jì)算機(jī)、信息傳輸?shù)仍O(shè)備的總線傳輸需求。

2.寬總線電路使能輸入A輸出YLHLLLHH×高阻74AUC16240內(nèi)部有16個(gè)三態(tài)輸出緩沖器，分成4組，如圖(下一頁(yè))。使用時(shí)，可連成16位、兩組8位或其他形式。74AUC16240功能表

2.寬總線電路74AUC162401.9

用VerilogHDL描述CMOS門電路

用VerilogHDL對(duì)MOS管構(gòu)成的電路建模，稱為開(kāi)關(guān)級(jí)建模，是最底層的描述。用關(guān)鍵詞nmos、pmos定義NMOS、PMOS管模型。rnmos、rpmos定義輸入與輸出端存在電阻的NMOS、PMOS管模型。關(guān)鍵詞supply1、supply0分別定義了電源線和地線。1.9.1CMOS門電路的Verilog建模nmosN1(漏極,源極,柵極)pmosP1(漏極,源極,柵極)1、設(shè)計(jì)舉例moduleNAND2(L,A,B);//IEEE1364—1995Synta