2025年(集成電路技術(shù))科目試題及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在65nmCMOS工藝中，柵氧厚度t_ox≈2.2nm。若相對介電常數(shù)ε_(tái)r=3.9，則單位面積柵氧電容C_ox最接近A.1.5fF/μm2B.15fF/μm2C.1.5pF/μm2D.15pF/μm2答案：B解析：C_ox=ε_(tái)0ε_(tái)r/t_ox=8.854×10?12×3.9/(2.2×10??)=15.7×10?3F/m2=15.7fF/μm2，選B。2.某SRAM單元在0.7V、25℃下讀靜態(tài)噪聲容限（RSNM）為180mV。若溫度升高到85℃，則RSNM將A.上升約20mVB.下降約20mVC.基本不變D.上升約50mV答案：B解析：高溫下載流子遷移率下降，下拉管強(qiáng)度減弱，翻轉(zhuǎn)點(diǎn)左移，RSNM減小。3.在FinFET結(jié)構(gòu)中，若鰭高H_fin=30nm，鰭寬W_fin=8nm，等效氧化層厚度EOT=1nm，則亞閾值擺幅SS最接近A.60mV/decB.75mV/decC.90mV/decD.105mV/dec答案：B解析：SS≈ln10·kT/q·(1+C_dep/C_ox)。FinFET三面柵控制強(qiáng)，C_dep/C_ox≈0.2，SS≈75mV/dec。4.關(guān)于銅互連的電遷移失效，以下說法正確的是A.電流密度j<0.5MA/cm2時(shí)絕對安全B.添加Mn合金可提高Cu/低k界面粘附，延長壽命C.電遷移激活能E_a與線寬無關(guān)D.竹節(jié)狀晶粒結(jié)構(gòu)會(huì)縮短壽命答案：B解析：Mn擴(kuò)散至界面形成MnOx，增強(qiáng)粘附，抑制空洞成核，Black方程壽命↑。5.在28nm工藝中，采用高k金屬柵（HKMG），柵漏電流I_g主要來源是A.柵氧隧穿B.熱電子注入C.柵誘導(dǎo)漏極泄漏GIDLD.金屬柵功函數(shù)波動(dòng)答案：A解析：EOT<1nm，F(xiàn)N隧穿與直接隧穿占主導(dǎo)。6.某PLL輸出抖動(dòng)為5psrms，參考時(shí)鐘抖動(dòng)1psrms，則VCO自身抖動(dòng)貢獻(xiàn)約為A.4.9psB.5.0psC.5.1psD.6.0ps答案：A解析：σ2_total=σ2_ref+σ2_vco→σ_vco=√(52?12)=4.9ps。7.在3DIC中，采用TSV直徑5μm，深50μm，Cu填充，直流電阻R_tsv約為A.5mΩB.50mΩC.500mΩD.5Ω答案：B解析：R=ρL/A=1.7×10??×50×10??/(π×(2.5×10??)2)=43mΩ。8.對于10Gb/sNRZ信號(hào)，若信道損耗?10dB@5GHz，采用CTLE+DFE，在誤碼率10?12下所需最小眼高約為A.10mVB.30mVC.50mVD.70mV答案：C解析：BER=10?12對應(yīng)Q=7，噪聲r(shí)ms≈7mV，眼高≈7×7≈50mV。9.在FinFET中，若溝長L_g=20nm，鰭寬W_fin=6nm，亞閾值漏電流I_off主要受限于A.短溝道效應(yīng)B.量子限制C.界面陷阱D.寄生電容答案：A解析：L_g/W_fin≈3.3，DIBL顯著，亞閾值斜率退化，I_off↑。10.某ADC采用SAR結(jié)構(gòu)，12bit，采樣率100MS/s，則DAC建立時(shí)間需優(yōu)于A.100psB.500psC.1nsD.5ns答案：B解析：每bit周期T_bit=1/(100M×12)=833ps，DAC需<0.6T_bit≈500ps。二、多項(xiàng)選擇題（每題3分，共15分；多選少選均不得分）11.下列技術(shù)可有效抑制窄寬度效應(yīng)（NWE）的是A.應(yīng)變硅B.柵極環(huán)繞結(jié)構(gòu)C.鰭高增大D.溝道摻雜梯度優(yōu)化答案：B、C、D解析：柵極環(huán)繞增強(qiáng)柵控；鰭高↑→體電荷↑→V_t↓；摻雜梯度優(yōu)化抑制邊緣勢壘。12.關(guān)于3DNAND，以下正確的是A.采用垂直溝道可節(jié)省芯片面積B.存儲(chǔ)單元采用FGTFT結(jié)構(gòu)C.通過控制柵極數(shù)目實(shí)現(xiàn)多層堆疊D.位線電容隨層數(shù)線性增加答案：A、C解析：B錯(cuò)，3DNAND用ChargeTrap；D錯(cuò)，位線電容與層數(shù)平方根相關(guān)。13.在先進(jìn)封裝中，下列屬于微凸塊（μbump）典型參數(shù)的是A.直徑10μmB.間距20μmC.高度5μmD.電流容量10mA/bump答案：A、B、C解析：μbump電流容量約1mA/μm2，10μm直徑≈80mA，D錯(cuò)。14.影響FinFET載流子遷移率的因素包括A.鰭側(cè)壁粗糙度B.應(yīng)變硅C.柵極金屬功函數(shù)D.界面態(tài)密度答案：A、B、D解析：功函數(shù)影響V_t，不直接改變遷移率。15.下列屬于片上電源完整性（PI）仿真必須包含的模型是A.RLC網(wǎng)絡(luò)B.電流譜密度C.溫度梯度D.封裝寄生答案：A、B、D解析：溫度梯度影響IRdrop，但非必須模型。三、填空題（每空2分，共20分）16.在14nm節(jié)點(diǎn)，柵極長度L_g=24nm，若要求DIBL<100mV/V，則溝道摻雜峰值應(yīng)低于________cm?3。（結(jié)果保留兩位有效數(shù)字）答案：1.2×101?解析：DIBL≈0.5·qN_aL_dep3/(ε_(tái)sV_dd)，代入V_dd=0.8V，解得N_a<1.2×101?cm?3。17.某銅互連線寬20nm，高40nm，長1mm，電阻率為2μΩ·cm，則總電阻為________Ω。答案：25解析：R=ρL/A=2×10??×10?3/(20×40×10?1?)=25Ω。18.若SRAM單元靜態(tài)電流I_cell=20pA，1Mb陣列在0.6V下靜態(tài)功耗為________μW。答案：12解析：P=0.6V×20pA×1M=12μW。19.在TSV中，若SiO?襯墊厚0.2μm，ε_(tái)r=4，則單位長度電容為________pF/mm。（TSV直徑5μm）答案：0.35解析：C=2πε_(tái)0ε_(tái)r/ln((r+t)/r)=2π×8.854×10?12×4/ln(2.7/2.5)=0.35pF/mm。20.某ADC的ENOB=9.5bit，輸入滿幅1V，則熱噪聲r(shí)ms應(yīng)低于________μV。答案：28解析：ENOB=(SINAD?1.76)/6.02→SINAD=59dB，噪聲r(shí)ms=1V/10^(59/20)=28μV。四、判斷改錯(cuò)題（每題2分，共10分；先判斷對錯(cuò)，再改正）21.FinFET的亞閾值擺幅SS可以低于60mV/dec。答案：錯(cuò)改正：SS理論極限60mV/dec@300K，F(xiàn)inFET僅接近，無法低于。22.在3DIC中，TSV熱膨脹系數(shù)與Si匹配，因此不會(huì)引入熱應(yīng)力。答案：錯(cuò)改正：Cu與Si熱膨脹系數(shù)差大，產(chǎn)生顯著熱應(yīng)力，需加入襯墊緩沖。23.采用低k介電可降低互連延遲，但會(huì)增大串?dāng)_噪聲。答案：對解析：k↓→線間電容↓，延遲↓，但電場穿透↑，串?dāng)_↑。24.DIBL效應(yīng)隨溝道長度縮短而減弱。答案：錯(cuò)改正：DIBL隨L↓而增強(qiáng)。25.電荷泵電路可用于測量柵氧缺陷密度。答案：對解析：電荷泵電流與界面陷阱密度成正比。五、簡答題（每題6分，共30分）26.簡述應(yīng)變硅技術(shù)提高nMOS與pMOS遷移率的物理機(jī)制，并給出典型增強(qiáng)比例。答案：nMOS采用張應(yīng)變，降低導(dǎo)帶谷間散射，電子遷移率↑70%；pMOS采用壓應(yīng)變，解除輕/重空穴帶簡并，空穴遷移率↑120%。應(yīng)變通過SiGe源漏嵌入或STI應(yīng)力記憶技術(shù)引入。27.說明FinFET中“鰭高H_fin”對短溝道效應(yīng)與寄生電容的權(quán)衡關(guān)系。答案：H_fin↑→柵控面積↑→短溝道效應(yīng)↓；但同時(shí)柵源/漏交疊面積↑，C_gs、C_gd↑，延遲↑。需優(yōu)化H_fin/W_fin比值，通常取3~4。28.給出3DNAND中“垂直溝道刻蝕”導(dǎo)致的典型缺陷及其電學(xué)表現(xiàn)。答案：刻蝕損傷產(chǎn)生界面態(tài)→V_t漂移；多晶硅晶界陷阱→亞閾值斜率退化；深孔錐度導(dǎo)致串?dāng)_↑；缺陷輔助隧穿→數(shù)據(jù)保持失效。29.解釋為何先進(jìn)節(jié)點(diǎn)需采用“自對準(zhǔn)四重圖案（SAQP）”而非傳統(tǒng)193nm光刻。答案：14nm以下金屬間距<40nm，193nm單次曝光分辨率不足（k?極限）。SAQP通過兩次側(cè)墻轉(zhuǎn)移，實(shí)現(xiàn)Pitch/4，無需EUV即可達(dá)20nm以下，但工藝復(fù)雜，成本↑。30.列出片上LDO穩(wěn)壓器設(shè)計(jì)中的三項(xiàng)關(guān)鍵指標(biāo)，并給出典型數(shù)值。答案：1.靜態(tài)電流I_q<10μA；2.負(fù)載調(diào)整率<0.1mV/mA；3.電源抑制PSRR>60dB@1MHz。六、計(jì)算與綜合題（共55分）31.（10分）某65nmCMOS反相器，W_n=0.5μm，W_p=1μm，V_dd=1V，V_tn=|V_tp|=0.3V，μ_nC_ox=300μA/V2，μ_pC_ox=120μA/V2。求輸入為V_dd/2時(shí)，輸出電壓V_out及靜態(tài)電流I_static。答案：V_out≈0.48V，I_static≈2.4μA。解析：兩管飽和，聯(lián)立平方律方程，解得V_out=0.48V，代入得I_static=0.5μ_nC_ox(W/L)(V_gs?V_t)2=2.4μA。32.（12分）設(shè)計(jì)一個(gè)10bit100MS/sSARADC，采用分段電容陣列，高位6bit、低位4bit，單位電容C_u=50fF。(1)計(jì)算總電容；(2)若采樣保持開關(guān)導(dǎo)通電阻R_on=100Ω，求最大采樣帶寬；(3)給出比較器噪聲r(shí)ms要求（ENOB=9.5bit，滿幅1V）。答案：(1)C_total=(2??1)C_u+(2??1)C_u=63×50+15×50=3.9pF；(2)f_?3dB=1/(2πR_onC_total)=410MHz；(3)v_n<1V/(2^9.5·√12)=28μV。33.（13分）某3DIC堆疊8層芯片，每層功耗1W，采用直徑10μm、深100μmCuTSV陣列散熱，TSV熱阻R_tsv=0.5K/W。若允許溫升20℃，求所需TSV數(shù)量。答案：3200解析：總熱流8W，單TSV熱導(dǎo)G_tsv=2K/W，n=8W×0.5K/W/20K=3200。34.（10分）FinFET中，若鰭寬W_fin=7nm，溝長L_g=18nm，求亞閾值斜率SS與DIBL系數(shù)λ（設(shè)ε_(tái)si=11.7ε_(tái)0，T=300K）。答案：SS=75mV/dec，λ=120mV/V。解析：SS=ln10·kT/q·(1+3T_oxW_fin/ε_(tái)oxL_g)=75mV/dec；λ=?V_t/?V_ds=0.75·(T_ox/ε_(tái)ox)·(qN_aW_finL_g/2ε_(tái)si)=120mV/V。35.（10分）某28Gb/sPAM4收發(fā)機(jī)，信道插入損耗?20dB@14GHz，發(fā)射端采用3tapFFE，接收端CTLE+DFE。給出FFE抽頭系數(shù)（歸一化主抽頭為1）及DFE1sttap系數(shù)，使眼圖開口最大。答案：FFE[?1,0,1]=[?0.25,1,0.15]；DFE1=0.35。解析：采用最小均方算法，信道脈沖響應(yīng)h=[0.2,0.7,1,0.4,0.1]，求解YuleWalker方程得系數(shù)。七、設(shè)計(jì)題（共50分）36.（25分）設(shè)計(jì)一款0.8V、10mA輸出的片上全集成LDO，負(fù)載電容100pF，要求：1.環(huán)路穩(wěn)定性>60°相位裕度；2.負(fù)載階躍10mA/1ns，過沖<50mV；3.靜態(tài)電流<20μA。給出：(1)誤差放大器拓?fù)渑c跨導(dǎo)g_m；(2)功率管尺寸與分段方案；(3)補(bǔ)償網(wǎng)絡(luò)與零點(diǎn)控制；(4)仿真驗(yàn)證結(jié)果（附圖描述）。答案：(1)采用折疊共源共柵，g_m=200μS，L=0.5μm，尾電流5μA；(2)功率管總數(shù)W=20mm，分4段，數(shù)字環(huán)路控制粗調(diào)+細(xì)調(diào)；(3)Miller補(bǔ)償C_c=3pF，串聯(lián)R_z=5kΩ，引入左半平面零點(diǎn)抵消次極點(diǎn)；(4)仿真：相位裕度65°，過沖45mV，I_q=18μA，滿足要求。37.（25分）設(shè)計(jì)一款基于電荷域的14bit50MS/s流水線ADC，前端采樣電容2pF，功耗預(yù)算20mW。要