CMOS數(shù)字集成電路原理與分析第一章集成電路概論第一章

集成電路概述？？？？1半導(dǎo)體集成電路的基本概念數(shù)字集成電路基礎(chǔ)數(shù)字集成電路的發(fā)展與應(yīng)用國(guó)內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀5課程學(xué)習(xí)內(nèi)容2集成電路的分類4361.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述010204集成電路從哪里來集成電路的貢獻(xiàn)02要點(diǎn)內(nèi)容集成電路的定義要點(diǎn)內(nèi)容01相關(guān)基本概念要點(diǎn)內(nèi)容0503要點(diǎn)內(nèi)容集成電路關(guān)鍵知識(shí)點(diǎn)要點(diǎn)內(nèi)容1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路的定義ABCYesorNoYesorNoYesorNo判斷依據(jù)是什么？1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路的定義將電子元器件按照一定的要求連接起來,完成一定的功能將所有元器件和連線做在同一個(gè)基板上,組成系統(tǒng)電路集成1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路的定義

IntegratedCircuit，縮寫IC通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容等無源器件，按照一定的電路互連，“集成”在同一塊半導(dǎo)體單晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能裸片引線封裝系統(tǒng)1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路的貢獻(xiàn)分立元器件構(gòu)成的電路系統(tǒng)構(gòu)成電路的基本元器件是分立元件單器件物理尺寸大（毫米級(jí)）元器件之間的連接方式是錫點(diǎn)焊接同一系統(tǒng)中器件參數(shù)誤差不同器件匹配性差虛焊、焊點(diǎn)空洞焊點(diǎn)物理尺寸減小有限（毫米級(jí)）體積大、集成度低、可靠性低、功耗高、成本高電子設(shè)備的微型化發(fā)展受限第一章

集成電路概述集成電路的貢獻(xiàn)在同一塊半導(dǎo)體材料上，采用相同的制備工藝，制做電路中所有晶體管、電阻、電容等器件，通過通孔和金屬布線實(shí)現(xiàn)器件連接，再經(jīng)過封裝將信號(hào)引出。半導(dǎo)體集成電路器件尺度不斷縮?。ㄎ?、納米級(jí)）同一系統(tǒng)中器件制備工藝相同匹配性好通孔（微、納米級(jí)）多層連線（3-20余層）體積小、集成度高、可靠性高、功耗低、成本低復(fù)雜系統(tǒng)的單片集成成為可能1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路的貢獻(xiàn)交通運(yùn)輸家用電器航空航天艦艇火箭IC無處不在，徹底滲入并改變了人類生活方式現(xiàn)代信息技術(shù)發(fā)展的基石持續(xù)革新不斷拓展著人類的技術(shù)邊界1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路從哪兒來1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路從哪兒來1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述集成電路從哪兒來從沙子到CPU1.1半導(dǎo)體集成電路的基本概念

構(gòu)成電路的所有元器件是在同一塊半導(dǎo)體材料上制作的何種材料能夠?qū)崿F(xiàn)不同的器件？采用什么器件結(jié)構(gòu)？器件結(jié)構(gòu)在材料上如何實(shí)現(xiàn)？實(shí)現(xiàn)什么功能？用何種電路？如何將電路轉(zhuǎn)化到半導(dǎo)體材料上？如何保證電路功能的正確性？如何驗(yàn)證芯片功能？材料器件工藝算法電路設(shè)計(jì)仿真測(cè)試集成集成電路關(guān)鍵知識(shí)點(diǎn)第一章

集成電路概述1.1半導(dǎo)體集成電路的基本概念集成電路關(guān)鍵知識(shí)點(diǎn)第一章

集成電路概述集成電路技術(shù)關(guān)聯(lián)集成電路半導(dǎo)體材料結(jié)構(gòu)特性半導(dǎo)體材料化學(xué)特性半導(dǎo)體器件結(jié)構(gòu)在同一個(gè)半導(dǎo)體材料上制作各種器件半導(dǎo)體器件制作工藝半導(dǎo)體器件隔離技術(shù)互連技術(shù)封裝技術(shù)數(shù)學(xué)、物理算法電路系統(tǒng)概念電路設(shè)計(jì)技術(shù)電路測(cè)試與可靠性將各種器件互連構(gòu)成系統(tǒng)，執(zhí)行相關(guān)運(yùn)算半導(dǎo)體集成電路半導(dǎo)體半導(dǎo)體材料物理特性1.1半導(dǎo)體集成電路的基本概念相關(guān)基本概念第一章

集成電路概述1．芯片形狀尺寸

形狀：一般為正方形或矩形diesize:

幾平方毫米到幾百平方毫米。封裝后芯片（die）1.1半導(dǎo)體集成電路的基本概念相關(guān)基本概念第一章

集成電路概述2．晶圓尺寸4英寸、6英寸、8英寸、12英寸晶圓尺寸(WaferSize)12英寸產(chǎn)線相比傳統(tǒng)的8英寸產(chǎn)線，單晶圓有效芯片產(chǎn)出量提升了2.5倍，單位晶體管成本下降40%晶圓尺寸增大芯片產(chǎn)能提升+固定成本分?jǐn)倖涡酒杀窘档椭蜗冗M(jìn)制程商業(yè)化+適配大規(guī)模量產(chǎn)推動(dòng)芯片性能迭代與應(yīng)用普及1.1半導(dǎo)體集成電路的基本概念相關(guān)基本概念第一章

集成電路概述3．特征尺寸

集成電路器件中最細(xì)線條的寬度，對(duì)MOS器件常指柵極所決定的溝道幾何長(zhǎng)度，是一條工藝線中能加工的最小尺寸。

反映了集成電路版圖圖形的精細(xì)程度，特征尺寸的減少主要取決于光刻技術(shù)的改進(jìn)（光刻最小特征尺寸與曝光所用波長(zhǎng))。特征尺寸的微縮遵循摩爾定律，其驅(qū)動(dòng)著晶體管密度指數(shù)增長(zhǎng)（從28nm到5nm工藝，密度提升了10倍），工作電壓降至0.7V以下，動(dòng)態(tài)功耗下降兩個(gè)數(shù)量級(jí)；寄生電容的減少使開關(guān)速度提升了3倍以上。當(dāng)前的主流工藝節(jié)點(diǎn)已進(jìn)入5nm時(shí)代，臺(tái)積電3nm工藝采用GAAFET晶體管結(jié)構(gòu)。1.1半導(dǎo)體集成電路的基本概念相關(guān)基本概念第一章

集成電路概述4．集成度集成度是表征芯片功能復(fù)雜度的關(guān)鍵指標(biāo)，以晶體管數(shù)量為量化標(biāo)準(zhǔn)。工藝晶體管數(shù)量2017年2021年2022年2023年2025年AMDMI300x英偉達(dá)H100GPU聯(lián)發(fā)科天璣9000高通驍龍835三星10nmFinFET臺(tái)積電4nmN4臺(tái)積電4nmN4

AMD5nm工藝30億個(gè)153億個(gè)800億個(gè)1530億個(gè)BlackwellB200GPU臺(tái)積電4nmN4P2080億個(gè)時(shí)間1.1半導(dǎo)體集成電路的基本概念相關(guān)基本概念第一章

集成電路概述5．工作頻率半導(dǎo)體集成電路的工作頻率反映了晶體管開關(guān)速率的動(dòng)態(tài)性能指標(biāo)，直接決定了芯片的運(yùn)算速度。提升工作頻率可顯著增強(qiáng)系統(tǒng)的實(shí)時(shí)處理能力，如英特爾14代酷睿處理器的6.2GHz高頻運(yùn)算使指令周期縮短至160ps，單位時(shí)間處理指令數(shù)提升4個(gè)數(shù)量級(jí)，這直接提高了計(jì)算密集型任務(wù)的實(shí)時(shí)處理能力。CPU型號(hào)發(fā)布時(shí)間工藝工作頻率功耗酷睿i7-6700K2015年14nm基頻4G睿頻4.2GHz91W酷睿i7-7700K2017年14nm基頻4.2G睿頻4.5GHz91W

酷睿i7-1165G72020年10nm基頻2.8G睿頻4.7GHz28W

酷睿i5–12600K2022年10nm基頻2.8G睿頻4.9GHz65W酷睿Ultra7265F2024年3nm基頻2.4G睿頻5.2GHz65W酷睿i9-14900KS2024年10nm基頻3.6G睿頻6.2GHz150W1.1半導(dǎo)體集成電路的基本概念第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述1.按電路處理信號(hào)的方式分類2.按器件的類型或?qū)崿F(xiàn)工藝分類3.按電路規(guī)模分類4.按結(jié)構(gòu)形式和實(shí)現(xiàn)方法分類5.按電路用途分類6.按設(shè)計(jì)方法分類模擬數(shù)字超大規(guī)模專用雙極MOS全定制第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述1．按電路處理信號(hào)的方式分類

輸入與輸出量均為二進(jìn)制的數(shù)字，不是高電平，既是低電平，在數(shù)字電路中表現(xiàn)為“0”，“1”。數(shù)字集成電路01模擬集成電路輸入與輸出量為連續(xù)變化的模擬量數(shù)模混合集成電路第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述2．按器件的類型或?qū)崿F(xiàn)工藝分類

參與導(dǎo)電的載流子既有空穴又有電子，稱為雙級(jí)型BJT型BipolarJunctionTransistorn+npBECpn+n電子空穴參與導(dǎo)電的載流子只有空穴或電子，稱為單級(jí)型MOS型MOSTransistorpn+n+SGDnp+SGp+D電子空穴Bi-CMOS第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述3．按電路規(guī)模分類

小規(guī)模集成電路(SmallScaleIC，SSI)中規(guī)模集成電路(MediumScaleIC，MSI)大規(guī)模集成電路(LargeScaleIC，LSI)超大規(guī)模集成電路(VeryLargeScaleIC，VLSI)特大規(guī)模集成電路(UltraLargeScaleIC，ULSI)巨大規(guī)模集成電路(GiganticScaleIC，GSI）第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述

劃分集成電路規(guī)模的標(biāo)準(zhǔn)類別數(shù)字集成電路（等效門數(shù)）模擬集成電路（晶體管數(shù)目）MOS集成電路雙極型集成電路發(fā)展階段SSI<1021001966年以前＜30MSI102～103100～5001966—1969年30～100LSI103～105500～20001970—1977年100～300VLSI106～107>20001978—1987年>300ULSI107～109—1988—1993年—GSI＞109—1994年以后—第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述4．結(jié)構(gòu)形式和實(shí)現(xiàn)方法分類

混合集成電路由半導(dǎo)體集成電路，膜集成電路和分離元件中至少兩種構(gòu)成的集成電路半導(dǎo)體集成電路半導(dǎo)體單晶為基片，將構(gòu)成電路的各元器件制作于同一基片上，布線連接構(gòu)成的集成電路薄膜集成電路由金屬和金屬合金薄膜以及半導(dǎo)體薄膜制成元器件，布線連接構(gòu)成的集成電路第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述5．按電路用途分類

通用集成電路市場(chǎng)上能買到的具有通用功能的集成電路專用集成電路針對(duì)某一電路系統(tǒng)的要求而專門設(shè)計(jì)制造的;具有特定電路功能,通常市場(chǎng)上買不到的ASIC例如：通信衛(wèi)星芯片圖像處理芯片微處理器間的接口芯片ASIC(ApplicationSpecificIntegratedCircuits)GPIC(General-PurposeIntegratedCircuit)例如：74系列4000Memory芯片CPU芯片等GPIC第一章

集成電路概述1.2集成電路的分類第一章

集成電路概述6．按設(shè)計(jì)方法分類

全定制（FullCustom）IC:硅片沒有經(jīng)過加工，其各掩膜層都要按特定電路的要求進(jìn)行專門設(shè)計(jì)半定制（Semi-Custom）IC:全部邏輯單元是預(yù)先設(shè)計(jì)好的,可以從單元庫(kù)中調(diào)用所需單元來掩膜圖形（標(biāo)準(zhǔn)單元方法和門陣列），可使用相應(yīng)的EDA軟件，自動(dòng)布局布線。可編程（Programmable）IC:全部邏輯單元都已預(yù)先制成,不需要任何掩膜,利用開發(fā)工具對(duì)器件進(jìn)行編程,以實(shí)現(xiàn)特定的邏輯功能.分為可編程邏輯器件和現(xiàn)場(chǎng)可編程邏輯器件如果A代表全定制設(shè)計(jì)，B代表半定制設(shè)計(jì)，C代表可編程設(shè)計(jì)請(qǐng)回答：1、三種設(shè)計(jì)方法中，哪一個(gè)設(shè)計(jì)出來的芯片性能最好？2、三種設(shè)計(jì)方法中，哪一種方法設(shè)計(jì)周期最短？3、三種設(shè)計(jì)方法中，哪一種方法設(shè)計(jì)方法能夠兼顧成本和性能？第一章

集成電路概述1.3數(shù)字集成電路基礎(chǔ)第一章

集成電路概述

1.3.1基于開關(guān)的基本數(shù)字邏輯門電路如何實(shí)現(xiàn)？假設(shè)：開關(guān)閉合為狀態(tài)”1”，斷開”0”，燈亮為”1”，燈滅為”0”當(dāng)兩個(gè)開關(guān)串聯(lián)時(shí)，只有兩個(gè)開關(guān)同時(shí)閉合，燈才會(huì)亮。開關(guān)狀態(tài)為“00，01，10”時(shí)，燈的狀態(tài)為“0”，開關(guān)狀態(tài)為“11”時(shí)，燈的狀態(tài)為“1”兩個(gè)開關(guān)串聯(lián)，可以實(shí)現(xiàn)與運(yùn)算當(dāng)兩個(gè)開關(guān)并聯(lián)時(shí)，只要兩個(gè)開關(guān)有一個(gè)閉合，燈就會(huì)亮。開關(guān)狀態(tài)為“01，10，11”時(shí)，燈的狀態(tài)為“1”，開關(guān)狀態(tài)為“00”時(shí)，燈的狀態(tài)為“0”兩個(gè)開關(guān)并聯(lián)，可以實(shí)現(xiàn)或運(yùn)算假設(shè)：開關(guān)閉合為狀態(tài)”0”，斷開”1”，燈亮為”1”，燈滅為”0”當(dāng)開關(guān)閉合時(shí)，燈亮。開關(guān)關(guān)斷時(shí)，燈滅。也就是開關(guān)狀態(tài)為“0”，燈的狀態(tài)為“1”，開關(guān)狀態(tài)為“0”，燈的狀態(tài)為“1”。用一個(gè)開關(guān)可以實(shí)現(xiàn)反相運(yùn)算一個(gè)閉合狀態(tài)為“0”的開關(guān)可以實(shí)現(xiàn)反相運(yùn)算；兩個(gè)閉合狀態(tài)為“1”的開關(guān)通過不同連接方式可以實(shí)現(xiàn)與和或運(yùn)算。可以推斷，利用更多的開關(guān)組合，就可以實(shí)現(xiàn)更加復(fù)雜的邏輯運(yùn)算。第一章

集成電路概述1.3數(shù)字集成電路基礎(chǔ)第一章

集成電路概述

1.3.1基于開關(guān)的基本數(shù)字邏輯門一個(gè)閉合狀態(tài)為“0”的開關(guān)可以實(shí)現(xiàn)反相運(yùn)算；兩個(gè)閉合狀態(tài)為“1”的開關(guān)通過串聯(lián)和并聯(lián)兩種連接方式可以實(shí)現(xiàn)與和或運(yùn)算。可以推斷，利用更多的開關(guān)組合，就可以實(shí)現(xiàn)更加復(fù)雜的邏輯運(yùn)算。數(shù)字集成電路的本質(zhì)，就是以可以用高低電平控制的開關(guān)為基本，通過開關(guān)組合實(shí)現(xiàn)以布爾代數(shù)為基本的邏輯運(yùn)算。“1”“0”“0”“1”nMOS晶體管pMOS晶體管第一章

集成電路概述1.3數(shù)字集成電路基礎(chǔ)第一章

集成電路概述1.3.2數(shù)字集成電路的功能第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展ENIAC-Thefirstelectroniccomputer

(1946)美國(guó)賓夕法尼亞大學(xué)尺寸：30.48米，寬6米，高2.4米，占地面積約170平方米；重量：30英噸耗電：耗電量150千瓦造價(jià)：48萬(wàn)美元。速度：每秒5000次加法或400次乘法包含17,468個(gè)真空管（電子管）7,200個(gè)晶體二極管，1,500

個(gè)中轉(zhuǎn)，70,000個(gè)電阻器，10,000個(gè)電容器，1500個(gè)繼電器，6000多個(gè)開關(guān)平均無故障運(yùn)行時(shí)間：7min這樣的計(jì)算機(jī)能夠進(jìn)入辦公室、車間、連隊(duì)和家庭？當(dāng)時(shí)有的科學(xué)家認(rèn)為全世界只要4臺(tái)ENIAC世界普及第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展電子存儲(chǔ)器第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展貝爾實(shí)驗(yàn)室獲得1956年Nobel物理獎(jiǎng)第一個(gè)晶體管

（1947年12月23日）肖克萊（1910—1989）巴丁(1908—1991)布拉頓(1902—1987)NPNGe晶體管現(xiàn)代電子工業(yè)的基礎(chǔ)第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展TI公司獲得2000年Nobel物理獎(jiǎng)第一個(gè)集成電路

1958年9月杰克·基爾比（1923-2005）第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展平面集成電路的發(fā)明羅伯特·諾伊斯在單片硅上成功研制了第一個(gè)基于掩膜照相技術(shù)的平面工藝集成電路。USPatent：2,981,877（1959.7）羅伯特·諾伊斯（1927-1990)第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展1947年，巴丁、肖克來、布拉頓，NPNGe晶體管現(xiàn)代電子工業(yè)的基礎(chǔ)1958年，杰克·基爾比，在Ge晶片上集成12個(gè)晶體管，開創(chuàng)了世界微電子學(xué)的歷史1959年，仙童公司，平面工藝，集成電路概念得以實(shí)現(xiàn)了，推進(jìn)微電子發(fā)展1962年，弗蘭克.威納爾斯和C.T.Sah，CMOS技術(shù)，現(xiàn)在集成電路產(chǎn)業(yè)中占98以上%1967年，Kahng、S.Sze，非揮發(fā)存儲(chǔ)器現(xiàn)在半導(dǎo)體存儲(chǔ)技術(shù)的核心1968年，Dennard，DRAM（動(dòng)態(tài)隨機(jī)存儲(chǔ)器）1971年，

Intel公司，微處理器-計(jì)算機(jī)的心臟，推進(jìn)PC平民化、普及化微電子發(fā)展史上的幾個(gè)里程碑70年代初，微電子技術(shù)開啟高速發(fā)展模式第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展Electronics（1965.4.19）GardenMoore摩爾定律初始版本（1965年）：集成電路上可容納的晶體管數(shù)量，每12個(gè)月將翻一番；修正版本（1975年）：摩爾根據(jù)技術(shù)演進(jìn)速度調(diào)整為每24個(gè)月翻一番（后續(xù)行業(yè)普遍簡(jiǎn)化為“每18-24個(gè)月翻一番”）；延伸推論：晶體管集成度翻倍的同時(shí)，單位晶體管成本降低約50%，芯片性能（如運(yùn)算速度）提升約一倍，且功耗密度（單位面積功耗）保持相對(duì)穩(wěn)定。本質(zhì)是半導(dǎo)體工藝進(jìn)步與規(guī)模效應(yīng)的協(xié)同作用第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展IC工藝節(jié)點(diǎn)的發(fā)展第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展科技推動(dòng)創(chuàng)新第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章

集成電路概述1.4.1數(shù)字集成電路的發(fā)展超越摩爾定律伴隨著CMOS集成電路特征尺寸越來越小，并逐漸逼近物理極限，未來集成電路技術(shù)的發(fā)展將沿著按比例縮小(MoreMoore)和功能的多樣化(MorethanMoore)的兩個(gè)方向發(fā)展其中"MoreMoore"即為繼續(xù)按照進(jìn)一步縮小的方向發(fā)展，該發(fā)展方向包括在空間尺度上繼續(xù)縮小、并提高集成度的"幾何縮小"和3維集成多核結(jié)構(gòu)等不單純追求尺寸縮小的“等效縮小”兩個(gè)方面，其發(fā)展總體目標(biāo)都是為了使Moore定律得以繼續(xù)。而“MorethanMoore”則是追求集成系統(tǒng)的多樣性，其總體目標(biāo)是將更多的數(shù)字和非數(shù)字功能模塊集成到系統(tǒng)中。第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用1.4.2數(shù)字集成電路的應(yīng)用3.通信設(shè)備處理器、信號(hào)處理、數(shù)據(jù)傳輸、通信模塊、射頻前端等芯片2.汽車電子領(lǐng)域處理器、控制、傳感器、圖像處理、通信模塊、智能感知等芯片1.智能手機(jī)和移動(dòng)設(shè)備處理器、存儲(chǔ)器、人臉識(shí)別、圖像處理、通信、顯示驅(qū)動(dòng)等芯片4.消費(fèi)電子處理器、信號(hào)處理、數(shù)據(jù)傳輸、通信模塊、射頻前端、圖像處理、傳感器等芯片5.航空航天抗輻射處理器、控制、探測(cè)器、無線數(shù)據(jù)傳輸、傳感器等芯片6.工業(yè)自動(dòng)化處理器、信號(hào)處理、數(shù)據(jù)傳輸、、機(jī)械控制、傳感器等芯片7.物聯(lián)網(wǎng)信號(hào)采集、處理器、數(shù)據(jù)傳輸、通信模塊、等芯片8.人工智能TPU、NPU、光子芯片等數(shù)字集成電路的應(yīng)用領(lǐng)域第一章

集成電路概述第一章

集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用1.4.2數(shù)字集成電路的應(yīng)用AIManyPeople→MoreDevice應(yīng)用前景巨大！第一章

集成電路概述第一章

集成電路概述1.5國(guó)內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀第一章

集成電路概述產(chǎn)業(yè)整體規(guī)模與全球地位2019-2025年我國(guó)集成電路產(chǎn)量及同比增速變化情況2003-2024年全球主要區(qū)域半導(dǎo)體市場(chǎng)規(guī)模變化產(chǎn)量持續(xù)增長(zhǎng)，速度放緩2009年市場(chǎng)規(guī)模全球第一，2024年美國(guó)反超人工智能相關(guān)芯片已經(jīng)成為集成電路的重要市場(chǎng)美國(guó)中國(guó)其他歐盟日本各區(qū)域AI算力占比2025年8月第一章

集成電路概述1.5國(guó)內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀第一章

集成電路概述我國(guó)半導(dǎo)體芯片的發(fā)展與現(xiàn)實(shí)差距12nmFinFET量產(chǎn)制造技術(shù)制造工藝:中芯國(guó)際12nmFinFET5GSoC芯片設(shè)計(jì)廠商:海思半導(dǎo)體制造工藝:7nm面積:縮小36%晶體管數(shù):103億首款集成5GSoC芯片國(guó)產(chǎn)刻蝕機(jī)、注入機(jī)設(shè)備廠商:中微半導(dǎo)體設(shè)備類型:等離子體刻蝕機(jī)產(chǎn)業(yè)鏈客戶:TSMC、SMIC等最小加工能力:5nm節(jié)點(diǎn)232層3D集成NAND技術(shù)架構(gòu):Xtacking?層數(shù):64層/232層廠商:長(zhǎng)江存儲(chǔ)商業(yè)化3DNAND技術(shù)成效明顯、堅(jiān)定自信、任重道遠(yuǎn)第一章

集成電路概述1.6課程學(xué)習(xí)內(nèi)容第一章

集成電路概述集成電路概述MOS晶體管CMOS集成電路制造工藝集成電路互連線CMOS反相器及基本邏輯門CMOS邏輯功能部件時(shí)序邏輯電路半導(dǎo)體存儲(chǔ)器CMOS集成電路輸入/輸出電路及封裝下一章節(jié)知識(shí)導(dǎo)圖復(fù)習(xí)先修知識(shí)點(diǎn)，預(yù)習(xí)基礎(chǔ)知識(shí)點(diǎn)CMOS數(shù)字集成電路原理與分析第二章MOS晶體管第一章

內(nèi)容概述所有的器件是在同一個(gè)半導(dǎo)體基片上實(shí)現(xiàn)的基本開關(guān)器件：MOS晶體管器件可以不斷縮小集成度不斷提高可靠性提高成本降低集成電路的定義相關(guān)基本概念晶圓尺寸：6英寸、8英寸、12英寸（主流）特征尺寸:14nm、7nm、5nm、3nm集成度：2000多億個(gè)晶體管

工作頻率：3-4G，6.2G電源電壓:0.8-1V雙極型集成電路MOS集成電路按器件類型分按集成度分SSI（100以下個(gè)等效門）MSI（<103個(gè)等效門）LSI（<104個(gè)等效門）VLSI（>104個(gè)以上等效門）pMOSnMOSCMOS按信號(hào)類型分模擬集成電路數(shù)字集成電路BiCMOS集成電路數(shù)模混合集成電路集成電路分類數(shù)字電路基礎(chǔ)控制燈亮與滅1個(gè)開關(guān)（1個(gè)控制信號(hào)）2個(gè)開關(guān)（2個(gè)控制信號(hào)）只要1個(gè)開，燈亮或邏輯2個(gè)都開，燈亮與邏輯3個(gè)開關(guān)（3個(gè)控制信號(hào)）或邏輯先或再與與邏輯N個(gè)開關(guān)（N個(gè)控制信號(hào)）隨著開關(guān)數(shù)的增加可控制的狀態(tài)會(huì)增多可實(shí)現(xiàn)任意復(fù)雜邏輯運(yùn)算第2章MOS晶體管010204MOS晶體管的小尺寸效應(yīng)MOS晶體管的電學(xué)特性02要點(diǎn)內(nèi)容MOS晶體管的結(jié)構(gòu)與工作原理要點(diǎn)內(nèi)容01小尺寸MOS晶體管要點(diǎn)內(nèi)容0503要點(diǎn)內(nèi)容MOS晶體管的亞閾值特性要點(diǎn)內(nèi)容06MOS晶體管的電容要點(diǎn)內(nèi)容2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的結(jié)構(gòu)MOSFET（Metal-Oxide-SemiconductorField-EffectTransistor）氧化物（Oxide）金屬（Metal）半導(dǎo)體（Semiconductor）M-O-S三明治結(jié)構(gòu)Metal-Oxide-SemiconductorField-EffectTransistor金屬（M,良導(dǎo)體）氧化物（O,絕緣體）半導(dǎo)體（S,半導(dǎo)體）n型或者p型導(dǎo)電(電子)（空穴）反型層電場(chǎng)（E）MOS場(chǎng)效應(yīng)晶體管，簡(jiǎn)稱MOS晶體管2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的結(jié)構(gòu)在n-Si或者p-Si襯底上，存在2個(gè)與襯底導(dǎo)電類型相反的重?fù)诫s區(qū)摻雜區(qū)之間是金屬-絕緣體-半導(dǎo)體組成的MOS電容結(jié)構(gòu)四端子器件MOS晶體管的結(jié)構(gòu)特點(diǎn)絕緣層上的金屬電極稱為柵極（G）MOS電容兩側(cè)的重?fù)诫s區(qū)域分別稱為源極（S）和漏極（D）襯底為B。MOS晶體管如何工作？2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理重?fù)诫s區(qū)儲(chǔ)備導(dǎo)電載流子，不存在導(dǎo)電通路在電場(chǎng)作用下，半導(dǎo)體表面出現(xiàn)耗盡層MOS電容兩端電壓加大，半導(dǎo)體表面反型，形成連通重?fù)诫s區(qū)的通道2個(gè)連通的重?fù)诫s區(qū)存在電壓時(shí)，就有電流流過襯底為p-Si,重?fù)诫s為n+時(shí)，導(dǎo)電載流子為電子，把這種結(jié)構(gòu)的MOS晶體管稱為nMOS晶體管2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理襯底為n-Si,重?fù)诫s為p+時(shí)，導(dǎo)電載流子為空穴，把這種結(jié)構(gòu)的MOS晶體管稱為pMOS晶體管2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理nMOS晶體管結(jié)構(gòu)pMOS晶體管結(jié)構(gòu)問題討論1.MOS晶體管的襯底電位應(yīng)該怎么接？2.MOS晶體管的源漏區(qū)域結(jié)構(gòu)完成對(duì)稱，哪邊是源？哪邊是漏？3.MOS晶體管的襯底電極如何引出？2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理1.MOS晶體管襯底電位應(yīng)該怎么接？MOS晶體管的重?fù)诫s區(qū)與襯底構(gòu)成了pn結(jié)，為了保證晶體管正常工作nMOS晶體管結(jié)構(gòu)pMOS晶體管結(jié)構(gòu)必須保證pn結(jié)反偏n區(qū)電位高于p區(qū)nMOS晶體管的襯底需要接低電位pMOS晶體管的襯底需要接高電位2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理2.MOS晶體管的源漏區(qū)域結(jié)構(gòu)完成對(duì)稱，哪邊是源？哪邊是漏？

pMOS晶體管的載流子是空穴，由高電位流向低電位，因此，高電位一端是源，低電位一端是漏?？梢岳斫鉃椋炊颂峁┛昭ǎ陔妶?chǎng)作用下，由漏端流出。nMOS晶體管的載流子是電子，由低電位流向高電位，因此，低電位一端是源，高電位一端是漏。可以理解為，源端提供電子，在電場(chǎng)作用下，由漏端流出。電子高電位(漏）低電位(源）空穴低電位(漏）高電位(源）2.1MOS晶體管的結(jié)構(gòu)與工作原理

第二章MOS晶體管MOS晶體管的工作原理3.MOS晶體管的襯底電極如何引出呢？電極從表面引出2.2MOS晶體管的電學(xué)特性第二章MOS晶體管在柵極電壓的作用下，MOS電容結(jié)構(gòu)半導(dǎo)體表面產(chǎn)生反型層，形成與源極和漏極相連的導(dǎo)電溝道，溝道兩端存在電位差時(shí)，導(dǎo)電溝道中就有電流流過。定性描述導(dǎo)通機(jī)理：MOS電容半導(dǎo)體表面反型MOS晶體管的動(dòng)作MOS晶體管實(shí)質(zhì)上是一種使電流時(shí)而流過，時(shí)而切斷的開關(guān)導(dǎo)通條件：形成反型層需要的柵極電壓閾值電壓：VT源極(S)漏極(D)柵極(G)VGSVDSID閾值電壓VT大于0閾值電壓VT小于0MOS晶體管的電路符號(hào)MOS晶體管的電流大小應(yīng)該如何計(jì)算？2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程以nMOS為例，闡述電流方程的推導(dǎo)過程假設(shè)：nMOS晶體管的溝道長(zhǎng)度為L(zhǎng)，寬度為W，源極接低電位（0電位），分析在柵源電壓(VGS)作用下，溝道如何改變，同時(shí)討論當(dāng)導(dǎo)電溝道形成后，流過晶體管的電流與哪些因素相關(guān)及具體函數(shù)關(guān)系。。（1）0<(VGS)<VT,

VDS:0~VDD反型層沒有形成，沒有導(dǎo)電溝道，無論漏源電壓VDS多大，漏源間電流IDS均接近于0IDS=0；VGS<VT

截止?fàn)顟B(tài)2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程（2）VGS>VT,

VDS

很小反型層形成，導(dǎo)電溝道中電荷分布均勻，電荷量為：此時(shí)，流過溝道電流可寫為：（2.1）（n為電子在硅材料中的平均移動(dòng)速度，mn為電子在硅材料中的平均遷移率）（2.2）由式（2.1）、式（2.2）可得（2.3）流過溝道的電流與VDS呈線性關(guān)系2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程（3）VGS>VT,

VDS

增大，小于VGS-VT導(dǎo)電溝道中靠近漏端電荷密度減小，假設(shè)溝道靠近源端為x=0，靠近漏端為x=L，溝道中x點(diǎn)的電壓為V(x)，則對(duì)應(yīng)x點(diǎn)的單位電荷密度可寫為：（2.4）在x點(diǎn)沿著溝道方向流過的電流為:（2.5）（2.6）（2.7）（2.8）當(dāng)VDS較小時(shí)，溝道區(qū)域具有電阻的特性，通常稱這個(gè)區(qū)域?yàn)榫€性工作區(qū)。隨著VDS的增大，漏區(qū)電荷減小，VDS的平方項(xiàng)的作用增大，電流增大放緩。2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程（4）VGS>VT,

VDS

≥VGS-VT當(dāng)VDS進(jìn)一步增大到漏極的氧化層壓降等于VT時(shí)，漏極的反型層電荷密度為零，漏極的溝道被夾斷，可以寫出（2.7）（2.9）或者當(dāng)時(shí)：假設(shè)溝道長(zhǎng)度的變化DL相對(duì)于初始溝道長(zhǎng)度L而言很小（忽略有效長(zhǎng)度變化）此時(shí)，流過溝道的電流與漏源電壓無關(guān)，這個(gè)區(qū)域稱為飽和區(qū)。2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程記住nMOS晶體管基本電流方程2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管基本電流方程在此，VDS、VGS、VT均為負(fù)值記住pMOS晶體管基本電流方程2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管電流-電壓特性MOS晶體管的電流是由溝道的導(dǎo)電特性和加在端子上的偏壓所決定的主要由工藝參數(shù)及晶體管的尺寸決定設(shè)計(jì)制作完成，就是基本不可改變的由外加電壓決定工藝參數(shù)及晶體管的尺寸確定工藝條件：臺(tái)積電0.18mm標(biāo)準(zhǔn)CMOS工藝。VDD=1.8V，VT=0.7VnMOS尺寸：W/L=8mm/4mm2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管電流-電壓特性IDS-VDSIDS-VGSVGS增大2026/1/18源極(S)漏極(D)柵極(G)VGVDIDVTHIDVG增強(qiáng)型（E)VTHIDVG耗盡型(D)NMOS晶體管的I/V特性-2（轉(zhuǎn)移特性）當(dāng)閾值電壓大于零時(shí)，為增強(qiáng)型當(dāng)閾值電壓小于零時(shí)，為耗盡型問題：這兩種器件在結(jié)構(gòu)和機(jī)理上有什么不同？2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管電流-電壓特性VTHVTHIDVGIDVG增強(qiáng)型（E)耗盡型(D)VGS=0閾值電壓大于零，VGS大于閾值才形成反型層閾值電壓小于零，VGS等于0時(shí)反型層已經(jīng)存在2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管電流-電壓特性2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管電流-電壓特性電流大小與哪些因素相關(guān)？mn：Si中電子的遷移率LW材料與工藝決定設(shè)計(jì)者決定使用者決定VTCox：為柵極單位電容量，Cox=eox/toxW/L：MOS晶體管的寬長(zhǎng)比值VGS、VDS：外加電壓導(dǎo)電因子2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓印加在柵極上能夠引起半導(dǎo)體表面反型的電壓被稱為閾值電壓。閾值電壓的定義氧化物（Oxide）半導(dǎo)體（Semiconductor）金屬（M,良導(dǎo)體）氧化物（O,絕緣體）半導(dǎo)體（S,半導(dǎo)體）n型或者p型導(dǎo)電(電子)（空穴）反型層電場(chǎng)（E）金屬（Metal）內(nèi)容回顧MOS電容結(jié)構(gòu)明確MOS電容半導(dǎo)體表面反型層的形成機(jī)理分析反型層形成的電壓條件閾值電壓關(guān)系式推導(dǎo)2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓VG=VFB(=0)半導(dǎo)體內(nèi)部的空穴與負(fù)電荷相互抵消而呈電中性。此時(shí)半導(dǎo)體的能帶是平的，沒有彎曲。2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓VG>0QD=-qNAWE在電場(chǎng)作用下，襯底表面的多子空穴，向襯底內(nèi)部移動(dòng)，在表面留下不可移動(dòng)的受主離子（負(fù)電荷），形成耗盡層?xùn)艠O上的電壓分別加在氧化層和耗盡層上，耗盡層彎曲fs假設(shè)耗盡層寬度為W，當(dāng)半導(dǎo)體表面未反型時(shí)，QS與耗盡層的電量QD應(yīng)該相等柵極氧化層上的電壓為Vox，則半導(dǎo)體表面的電荷為：由泊松方程可知耗盡層寬度W

為：2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓VG繼續(xù)增大，耗盡層進(jìn)一步展寬，fS增大當(dāng)fS增大至2fF時(shí)，耗盡層寬度達(dá)到最大Wmax，反型層開始形成少子積累反型層此時(shí)的柵極電壓VG即定義為閾值電壓VT：2.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓平帶電壓VFB=0平帶電壓VFB≠0時(shí)VG需要先把平帶電壓帶來的能帶上彎曲拉平平帶電壓VFB≠0時(shí)（與金屬半導(dǎo)體的功函數(shù)差及氧化層-半導(dǎo)體界面電荷相關(guān)）M1M22.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓VBS≠0++++++++++++Vox2fF-VBSVG﹥VTVG﹥VT+++++++++++++++最大耗盡層Vox2fFVBS=0VBS<02.2MOS晶體管的電學(xué)特性第二章MOS晶體管MOS晶體管的閾值電壓功函數(shù)差SiO2表面電荷費(fèi)米勢(shì)襯底偏壓襯底濃度影響MOS晶體管特性的重要參數(shù)MOS晶體管寬長(zhǎng)比（W/L)MOS晶體管閾值電壓

柵氧厚度tox溝道摻雜濃度NA柵氧表面電荷

襯底偏壓2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管溝道長(zhǎng)度調(diào)制效應(yīng)假設(shè)溝道長(zhǎng)度的變化DL相對(duì)于初始溝道長(zhǎng)度L而言很?。ê雎杂行чL(zhǎng)度變化）晶體管尺寸不斷縮小，DL相對(duì)于L已不可忽略λ為經(jīng)驗(yàn)常數(shù)，稱為溝道調(diào)制系數(shù)，一般來說其與溝道長(zhǎng)度成反比2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管溝道長(zhǎng)度調(diào)制效應(yīng)藍(lán)色線為，Wn/Ln=4mm/2mmsmic0.18mmCMOS工藝，電源電壓1.8V紅色線為，Wn/Ln=0.36mm/0.18mmVGS-VT問題討論當(dāng)VDS>VGS-VT時(shí)，長(zhǎng)溝道（藍(lán)線）器件漏源飽和電流與VDS無關(guān)；短溝道（紅線）器件，隨著VDS增大略有上翹。溝道長(zhǎng)度調(diào)制，l的作用相同寬長(zhǎng)比，當(dāng)MOS晶體管溝道長(zhǎng)度變小時(shí)，漏源電流下降。為什么？VGS(1.8V)VGS(1.2V)VGS(0.8V)VGS(0V)一般認(rèn)為，材料選定，mn是常量，溝道減小以后，還是不是常量？在閾值電壓VT的表達(dá)式中，

VT與溝道長(zhǎng)度無關(guān)，小尺寸時(shí)是否成立？2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管MOS晶體管的二級(jí)效應(yīng)1.速度飽和MOS晶體管溝道·尺寸變短，電源電壓沒有等比例縮小，導(dǎo)致溝道處電場(chǎng)強(qiáng)度增大電場(chǎng)強(qiáng)度達(dá)到某一臨界值xc時(shí)，載流子將因載流子間的碰撞而發(fā)生散射mn減小，載流子速度飽和，電流減小2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管MOS晶體管的二級(jí)效應(yīng)2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管MOS晶體管的二級(jí)效應(yīng)2.短溝道效應(yīng)耗盡層耗盡層Gate可控制的區(qū)域溝道長(zhǎng)度閾值電壓短溝道MOSFETGate可控制的區(qū)域長(zhǎng)溝道MOSFET由于源漏區(qū)耗盡層橫向擴(kuò)展，柵極下耗盡層不再完全受柵極電壓的控制，其中一部分受源漏電壓的控制，并且隨著溝道長(zhǎng)度的減小，受柵極電壓控制的耗盡區(qū)電荷不斷減少，因此，只需要較小的柵極電壓就可以達(dá)到反型。2.3MOS晶體管的小尺寸效應(yīng)第二章MOS晶體管MOS晶體管的二級(jí)效應(yīng)2.短溝道效應(yīng)提高漏源電壓（體電壓）可以得到類似的效應(yīng)，這是因?yàn)轶w電壓可以增大漏結(jié)耗盡區(qū)的寬度隨著VDS的增大，閾值電壓減小，這一效應(yīng)稱為漏致勢(shì)壘降低（Drain-InducedBarrierLowering，DIBL）2.4MOS晶體管的亞閾值特性第二章MOS晶體管理想IDS-VGS特性VGS<VTIDS≈0實(shí)際IDS-VGS特性（縱軸對(duì)數(shù)坐標(biāo)）漏源電流IDS下降至原來的1/10時(shí)對(duì)應(yīng)的VGS的減小量S：下降斜率2.5MOS晶體管的電容第二章MOS晶體管2026/1/18MOSFET的電容決定其瞬態(tài)特性寄生電阻與管子的導(dǎo)通電阻（數(shù)十KW）相比，通?？梢院雎圆挥?jì)例如：

柵極電容：CGS,CGD,CGB

(各為1.0fF)

漏源電容：CDB,CSB

(各為0.5fF)

柵極電阻：

RG

(40W)

源漏電阻：

RD,RS

(各1W)GSDRSCGSCGDCGBRGRDCDBCSBB2.5MOS晶體管的電容第二章MOS晶體管MOS柵極電容1.柵源與柵漏交疊電容CGSO和CGDO—交疊電容，由源漏橫向擴(kuò)散形成，值一定2.5MOS晶體管的電容第二章MOS晶體管MOS柵極電容2.溝道電容n+n+p-Si襯底n+n+p-Si襯底耗盡層p-Si襯底耗盡層n+p-Si襯底耗盡層VGS=0截止區(qū)：耗盡層和溝道未形成CGD=CGS=0,CGB=CGC≈WLCox0<VGS<VT截止區(qū)：耗盡層形成，溝道未形成增大了絕緣層的厚度，導(dǎo)致溝道電容減小VGS>VT線性區(qū)：溝道形成，相當(dāng)于D、S連通n+n+n+飽和區(qū)：漏端溝道夾斷，CGD=0VGS>VTCGC=CGS

≈2WLCox/3溝道電容的分布及與VDS和VGS的關(guān)系工作區(qū)域CGCBCGCSCGCDCGCCG截止區(qū)WLCox00WLCoxWLCox+2CoW線性區(qū)0WLCox/2WLCox/2WLCoxWLCox+2CoW飽和區(qū)02WLCox/302WLCox/32WLCox/3+2CoW不同工作區(qū)域MOS晶體管的溝道電容分布情況和柵極電容2.5MOS晶體管的電容第二章MOS晶體管漏源pn結(jié)的結(jié)電容1.底部pn結(jié)的結(jié)電容2.側(cè)壁pn結(jié)的結(jié)電容總的結(jié)電容2.6MOS晶體管的電容第二章MOS晶體管p-Si襯底n+n+GSDBCGS=CGCS+CGSO（柵源溝道電容+柵源交疊電容）CGD=CGCD+CGDO（柵漏溝道電容+柵漏交疊電容）CGB=CGCB（柵極-襯底電容）CSB=CSdiff（源極-襯底pn結(jié)擴(kuò)散電容）CDB=CDdiff（漏極-襯底pn結(jié)擴(kuò)散電容）GSDBCGSCGDCSBCDBCGBMOS晶體管的導(dǎo)通電阻第二章MOS晶體管源極：載流子（電子）的供給源漏極：載流子（電子）的排出口D：漏極S：源極G：柵極B：襯底導(dǎo)通電阻是一個(gè)非線性電阻，與器件的工作狀態(tài)有關(guān),平均電阻一般取0.75R0在非飽和區(qū)，導(dǎo)通電阻近似為線性電阻：即Ron=1/gm導(dǎo)通電阻反比于（W/L)，W每增加一倍，電阻減小一半2.6小尺寸MOS晶體管第二章MOS晶體管集成電路工藝特征尺寸的持續(xù)縮小二級(jí)效應(yīng)及寄生效應(yīng)速度飽和短溝道效應(yīng)亞閾值特性寄生電容影響相同尺寸晶體管電流變小電路中不同溝道長(zhǎng)度閾值電壓不穩(wěn)關(guān)斷時(shí)漏電流變大寄生延遲相對(duì)開關(guān)速度影響變大影響數(shù)字系統(tǒng)的工作速度、功耗開發(fā)新結(jié)構(gòu)器件2.6小尺寸MOS晶體管第二章MOS晶體管SOIMOSFETSemiconductorSemiconductorOxideIntrinsicsemiconductornMOSpMOS優(yōu)點(diǎn)無“閂鎖效應(yīng)”；寄生電容小，工作速度快；功耗低；抗輻照性能好2.6小尺寸MOS晶體管第二章MOS晶體管應(yīng)變硅MOS晶體管采用選擇性外延技術(shù)在源漏嵌入SiGe應(yīng)變材料，借其更大晶格常數(shù)拉伸硅產(chǎn)生張應(yīng)力，同時(shí)形成壓應(yīng)力，縮短鍵間距，降低空穴有效質(zhì)量以提升空穴遷移率。采用選擇性外延技術(shù)在源漏嵌入SiC應(yīng)變材料，利用硅和碳的晶格常數(shù)不同，對(duì)溝道和襯底硅產(chǎn)生壓應(yīng)力。增大Si-Si鍵間距，降低電子有效質(zhì)量，提升電子遷移率。90nm工藝節(jié)點(diǎn)開始普遍采用2.6小尺寸MOS晶體管第二章MOS晶體管FinFETMOS晶體管通過增加?xùn)艠O與溝道的接觸面積來增強(qiáng)對(duì)導(dǎo)電溝道的控制相對(duì)于傳統(tǒng)MOSFET結(jié)構(gòu)來說，F(xiàn)inFET器件在給定面積條件下具有更高的驅(qū)動(dòng)電流，可獲得更高的速度，同時(shí)也具有更低的漏電，從而可獲得更低的功耗。FinFET器件技術(shù)最早由英特爾在22nm工藝節(jié)點(diǎn)中采用，隨后在16nm、14nm、10nm、7nm等工藝節(jié)中廣泛應(yīng)用。本章小結(jié)第二章MOS晶體管1．nMOS晶體管高電平導(dǎo)通，導(dǎo)電載流子是電子；pMOS晶體管低電平導(dǎo)通，導(dǎo)電載流子是空穴。由于電子的遷移率大于空穴，在溝道尺寸和偏壓條件相同時(shí)，nMOS晶體管的漏源電流大于pMOS晶體管。2．MOS晶體管的工作區(qū)域分為截止區(qū)、線性區(qū)、飽和區(qū)和亞閾值區(qū)。閾值電壓、導(dǎo)電因子是表征MOS晶體管作為開關(guān)使用時(shí)的重要參數(shù)。3．溝道長(zhǎng)度效應(yīng)、短溝道效應(yīng)、速度早期飽和隨著工藝特征尺寸的減小對(duì)器件性能影響較大，小尺寸器件需要采用新結(jié)構(gòu)。下一章節(jié)知識(shí)導(dǎo)圖復(fù)習(xí)先修知識(shí)點(diǎn)，預(yù)習(xí)基礎(chǔ)知識(shí)點(diǎn)CMOS數(shù)字集成電路原理與分析第三章CMOS集成電路制造工藝第二章

內(nèi)容概述MOS晶體電流方程1.

兩個(gè)相互獨(dú)立的有源區(qū)（nMOS晶體管是n+區(qū)，pMOS晶體管是p+區(qū)。）2.有源區(qū)通過具有MOS電容結(jié)構(gòu)的溝道區(qū)關(guān)聯(lián)MOS晶體管結(jié)構(gòu)在MOS電容的金屬電極端施加信號(hào)，引起MOS電容半導(dǎo)體一側(cè)的表面端出現(xiàn)反型層，形成連接兩個(gè)有源區(qū)的導(dǎo)電溝道。進(jìn)一步通過源極與漏極的電壓差調(diào)控源極和漏極之間的電流。是電壓控制型器件?；竟ぷ鳁l件是源極、漏極與襯底的pn結(jié)反偏。MOS晶體管工作原理MOS晶體管重要參數(shù)MOS晶體管寬長(zhǎng)比（W/L)MOS晶體管閾值電壓

柵氧厚度tox溝道摻雜濃度NA柵氧表面電荷

襯底偏壓溝道長(zhǎng)度效應(yīng)短溝道效應(yīng)速度早期飽和MOS晶體管尺寸減小MOS晶體管性能變差新結(jié)構(gòu)器件SOI、應(yīng)變硅、FinFET構(gòu)成電路的器件制備在同一個(gè)半導(dǎo)體襯底上集成電路的核心構(gòu)成數(shù)字集成電路的大量MOS晶體管是如何制備在同一硅片上的？第3章CMOS集成電路制造工藝010204CMOS集成電路中的有源寄生效應(yīng)CMOS集成電路的平面工藝流程02要點(diǎn)內(nèi)容半導(dǎo)體集成電路中MOS器件的形成要點(diǎn)內(nèi)容03深亞微米CMOS集成電路工藝要點(diǎn)內(nèi)容要點(diǎn)內(nèi)容013.1半導(dǎo)體集成電路中MOS器件的形成第3章CMOS集成電路制造工藝MOS晶體管結(jié)構(gòu)參數(shù)設(shè)計(jì)參數(shù)類別參數(shù)名稱描述典型值/示例基礎(chǔ)物理參數(shù)特征尺寸工藝的最小線寬0.35μm、90nm、28nm柵氧化層厚度決定晶體管閾值電壓和柵極電容幾納米（如3nm）至幾十納米阱參數(shù)包括n阱/p阱的結(jié)深、摻雜濃度、電阻率結(jié)深：微米級(jí)。摻雜濃度：1017～1018cm-3。電阻率：根據(jù)工藝調(diào)整電學(xué)特性參數(shù)閾值電壓nMOS和pMOS晶體管的閾值電壓需匹配，影響功耗與速度0.35μm工藝，當(dāng)電源電壓為3.3V時(shí)，nMOS晶體管的閾值電壓為0.62V，pMOS晶體管的閾值電壓為-0.74V遷移率電子遷移率（μn）和空穴遷移率（μp），影響驅(qū)動(dòng)電流μn=400～600cm2/(V·s)，μp=150～250cm2/(V·s)漏電流包括亞閾值漏電流和柵極漏電流，在低功耗工藝中需優(yōu)化低至nA/μm級(jí)別工藝參數(shù)金屬層數(shù)決定布線密度和信號(hào)完整性6～12層金屬互連接觸孔/通孔尺寸與源/漏區(qū)匹配，防止接觸電阻過大按照對(duì)應(yīng)工藝設(shè)計(jì)規(guī)則設(shè)計(jì)尺寸介質(zhì)層厚度影響寄生電容和RC延遲層間介質(zhì)和金屬間介質(zhì)厚度需根據(jù)工藝調(diào)整CMOS集成電路工藝的主要參數(shù)3.1半導(dǎo)體集成電路中MOS器件的形成第3章CMOS集成電路制造工藝MOS晶體管結(jié)構(gòu)參數(shù)設(shè)計(jì)nMOS晶體管結(jié)構(gòu)參數(shù)的設(shè)計(jì)流程（1）襯底選擇：對(duì)于nMOS晶體管來說，通常選擇約300μm厚的p-Si材料作為襯底，電阻率取0.7～1Ω·cm。（2）工藝選擇：集成電路設(shè)計(jì)主要采用基于標(biāo)準(zhǔn)工藝的Fabless方式。通常，工藝廠商會(huì)提供不同工藝節(jié)點(diǎn)的器件模型，模型會(huì)給上表1中的相關(guān)工藝參數(shù)。設(shè)計(jì)者根據(jù)擬實(shí)現(xiàn)的MOS晶體管的指標(biāo)參數(shù)，綜合考慮成本、速度和功耗需求，選擇合適的工藝節(jié)點(diǎn)和工藝模型。（3）版圖設(shè)計(jì)：在工藝參數(shù)確定后，根據(jù)設(shè)計(jì)指標(biāo)計(jì)算確定擬實(shí)現(xiàn)MOS晶體管的溝道尺寸，并將設(shè)計(jì)的晶體管結(jié)構(gòu)及具體尺寸參數(shù)以版圖形式呈現(xiàn)。版圖包含晶體管由哪些區(qū)域構(gòu)成、各區(qū)域的平面尺寸及各區(qū)域之間的位置關(guān)系。版圖給出了在p-Si襯底上，nMOS晶體管的源漏區(qū)、柵極、襯底電極、接觸孔及金屬互連線的具體位置及尺寸。nMOS晶體管的版圖3.1半導(dǎo)體集成電路中MOS器件的形成第3章CMOS集成電路制造工藝CMOS集成電路的器件基本結(jié)構(gòu)nMOS晶體管橫截面圖pMOS晶體管橫截面圖nMOS、pMOS晶體管同時(shí)存在所有器件制作在同一個(gè)半導(dǎo)體襯底上CMOS集成電路如何實(shí)現(xiàn)？什么是CMOS？在一個(gè)電路里NMOS和PMOS共同存在組成邏輯電路，因?yàn)镹MOS和PMOS導(dǎo)通條件互補(bǔ)，因此由NMOS和PMOS共同構(gòu)成的邏輯電路被稱為互補(bǔ)型（Complementary）MOS電路，簡(jiǎn)稱CMOS3.1半導(dǎo)體集成電路中MOS器件的形成第3章CMOS集成電路制造工藝CMOS集成電路的器件基本結(jié)構(gòu)nMOS、pMOS晶體管同時(shí)存在nMOS做在p-Si上、pMOS做在n-Si上選定一種襯底，在襯底上有選擇的制備另一種類型的摻雜區(qū)域在p-Si襯底上制作n型區(qū)nMOSpMOS在n-Si襯底上制作p型區(qū)nMOSpMOS所有器件做在同一個(gè)襯底材料上襯底材料是半導(dǎo)體器件之間的電氣隔離3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝n+n+n+p+p+p+柵極柵極p-Si襯底n阱nMOSpMOSn+n+n+p+p+p+柵極柵極n-Si襯底p阱nMOSpMOSn+n+n+p+p+p+柵極柵極nMOSpMOSn阱p阱p-Si襯底p--Si外延層n阱工藝P阱工藝雙阱工藝主要的CMOS工藝3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝N電路圖CMOS反相器版圖CMOS反相器頂視圖CMOS反相器3D側(cè)視圖CMOS反相器3D側(cè)視剖面圖CMOS反相器3D正視剖面圖反相器是CMOS數(shù)字電路中最簡(jiǎn)單的邏輯門P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝1．第一次光刻——n阱光刻目的：形成n阱光刻板：n阱n阱n阱n-Sin阱3.2CMOS集成電路平面工藝流程n阱CMOS工藝（1）生長(zhǎng)氧化膜（濕式氧化）具體制備步驟p-Si襯底Si(固體)+2H2OSiO2（固體）+2H2第3章CMOS集成電路制造工藝3.2CMOS集成電路平面工藝流程n阱CMOS工藝（2）n阱光刻第3章CMOS集成電路制造工藝涂膠掩膜對(duì)準(zhǔn)曝光顯影等離子體刻蝕去膠P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝2．第二次光刻——有源區(qū)光刻目的：形成隔離場(chǎng)氧光刻板：有源區(qū)n阱3.2CMOS集成電路平面工藝流程（1）淀積氮化硅第3章CMOS集成電路制造工藝n阱CMOS工藝n阱氧化硅生長(zhǎng)（濕法氧化）氮化硅生長(zhǎng)（2）光刻有源區(qū)涂膠對(duì)版光刻顯影氮化硅刻蝕去膠3.2CMOS集成電路平面工藝流程（3）場(chǎng)區(qū)氧化第3章CMOS集成電路制造工藝n阱CMOS工藝去除氮化硅及有源區(qū)SiO2場(chǎng)區(qū)氧化3.2CMOS集成電路平面工藝流程MOS晶體管源漏區(qū)的形成第3章CMOS集成電路制造工藝n阱CMOS工藝自對(duì)準(zhǔn)工藝多晶硅柵極作為掩模，實(shí)現(xiàn)源漏區(qū)的離子注入對(duì)準(zhǔn)，有效避免了因光刻精度誤差而導(dǎo)致的柵極MOS結(jié)構(gòu)與源漏區(qū)不連續(xù)問題生長(zhǎng)柵極氧化膜（干式氧化）生長(zhǎng)多晶硅柵極光刻版對(duì)版柵極光刻顯影柵極刻蝕源漏注入3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝3．第三次光刻——柵極目的：形成柵極（含柵極氧化層和多晶硅柵）光刻板：柵極P+

P+

N+

N+

P+

N+NP-Sin阱3.2CMOS集成電路平面工藝流程（1）生長(zhǎng)柵極氧化層級(jí)多晶硅層第3章CMOS集成電路制造工藝n阱CMOS工藝（2）光刻?hào)艠O涂膠、曝光、顯影刻蝕多晶硅和柵極氧化層（3）柵極刻蝕3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝4．第四次光刻—n+區(qū)光刻目的：形成n+摻雜光刻板：n+區(qū)P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成電路平面工藝流程（1）n+區(qū)光刻第3章CMOS集成電路制造工藝n阱CMOS工藝（2）n+區(qū)離子注入（3）去膠3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝5．第五次光刻—p+區(qū)光刻目的：形成p+摻雜光刻板：p+區(qū)P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成電路平面工藝流程（1）p+區(qū)光刻第3章CMOS集成電路制造工藝n阱CMOS工藝（2）p+區(qū)離子注入（3）去膠3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝6．第六次光刻—接觸孔光刻目的：形成接觸孔光刻板：接觸孔P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成電路平面工藝流程（1）淀積磷硅玻璃（PSG）第3章CMOS集成電路制造工藝n阱CMOS工藝（2）光刻接觸孔（3）刻蝕接觸孔3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝7．第七次光刻—連線光刻目的：形成金屬互連線光刻板：互連線P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成電路平面工藝流程（1）淀積鋁第3章CMOS集成電路制造工藝n阱CMOS工藝（2）光刻鋁線（3）刻蝕鋁3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝8．第八次光刻—鈍化孔目的：形成PAD光刻板：鈍化孔后部封裝（在另外廠房）3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝n阱CMOS工藝3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝p阱CMOS工藝3.2CMOS集成電路平面工藝流程第3章CMOS集成電路制造工藝問題討論NMOS晶體管重要參數(shù)MOS晶體管寬長(zhǎng)比（W/L)柵氧厚度tox溝道摻雜濃度NA柵氧表面電荷

襯底偏壓MOS晶體管閾值電壓

光刻套準(zhǔn)誤差對(duì)MOS器件性能的影響摻雜濃度偏差對(duì)MOS器件性能的影響成膜厚度偏差對(duì)MOS器件性能的影響實(shí)際器件與設(shè)計(jì)目標(biāo)存在偏差，器件性能不均衡溝道摻雜過程中，劑量偏差（±3%-5%）直接改變載流子濃度分布，導(dǎo)致閾值電壓波動(dòng)。在柵氧化層制備中，厚度偏差會(huì)直接改變柵極電容值，導(dǎo)致閾值電壓波動(dòng)。在金屬互連層中，厚度不均會(huì)導(dǎo)致電阻（R）與寄生電容（C）同步增大，使信號(hào)延遲（RCDelay）超出設(shè)計(jì)閾值。工藝偏差對(duì)MOS晶體管性能的影響工藝角3.3MOS集成電路中的有源寄生效應(yīng)第3章CMOS集成電路制造工藝場(chǎng)區(qū)寄生MOSFET場(chǎng)氧上方有金屬線場(chǎng)氧上方有多晶硅導(dǎo)電連線-場(chǎng)氧-襯底MOSFET為了防止場(chǎng)區(qū)寄生MOSFET的導(dǎo)通提高其開啟電壓（稱為場(chǎng)開啟電壓）具體措施1.加厚場(chǎng)氧化層的厚度。2.增加場(chǎng)區(qū)注入工序，在場(chǎng)區(qū)注入（或擴(kuò)散）與襯底同型的雜質(zhì)，以提高襯底表面濃度。3.3MOS集成電路中的有源寄生效應(yīng)第3章CMOS集成電路制造工藝寄生雙極型晶體管防止措施：1.增大寄生晶體管“基區(qū)寬度”2.P型襯底接地或負(fù)電位（保證pn結(jié)反偏）P-wellP+P+N+N+VoutVdd(5V)N+P+Vss(0V)RSRWP阱RSRWVddVssN襯底消除措施：

1.減小RS,RW（增加接觸孔數(shù)量，加粗電源、地線，雙阱工藝？）

2.降低寄生三極管電流放大倍數(shù)N3.3MOS集成電路中的有源寄生效應(yīng)第3章CMOS集成電路制造工藝CMOS集成電路中的閂鎖效應(yīng)2026/1/18131P阱RSRWVddVssN襯底1.采用雙阱工藝，提高M(jìn)OS器件襯底的濃度，減小襯底的電阻2.增大了寄生雙極晶體管基區(qū)摻雜濃度，減小晶體管的放大倍率3.3MOS集成電路中的有源寄生效應(yīng)第3章CMOS集成電路制造工藝CMOS雙阱工藝淺槽隔離（ShallowTrenchIsolation，STI）傳統(tǒng)的LOCOS

（LocalOxidationofSilicon）工藝淀積SiN長(zhǎng)場(chǎng)氧去除SiN鳥嘴LOCOS工藝的局限性：（1）容易形成“鳥嘴”，使有源區(qū)變窄，尺寸無法縮小；（2）表面的臺(tái)階不利于VLSI后續(xù)工藝；（3）場(chǎng)氧生長(zhǎng)時(shí)襯底承受大應(yīng)力；結(jié)論：0.25mm及以下工藝不再使用LOCOS隔離工藝1323.3MOS集成電路中的有源寄生效應(yīng)第3章CMOS集成電路制造工藝CMOS淺槽隔離工藝STI工藝淀積SiN，光刻刻蝕SiN用SiN做掩蔽刻蝕Si淀積SiO2機(jī)械化平坦工藝CMP去除SiN高出的氧化物臺(tái)階在后續(xù)氧化、清洗工藝中去除STI工藝的優(yōu)點(diǎn)：（1）表面平坦；（2）有利于實(shí)現(xiàn)尺寸的等比例縮??；（3）可防止閂鎖效應(yīng)(因隔離槽深度較大)。133CMOS淺槽隔離工藝第3章CMOS集成電路制造工藝3.4深亞微米CMOS集成電路工藝STI工藝淀積SiN，光刻刻蝕SiN用SiN做掩蔽刻蝕Si淀積SiO2機(jī)械化平坦工藝CMP去除SiN高出的氧化物臺(tái)階在后續(xù)氧化、清洗工藝中去除STI工藝的優(yōu)點(diǎn)：（1）表面平坦；（2）有利于實(shí)現(xiàn)尺寸的等比例縮??；（3）可防止閂鎖效應(yīng)(因隔離槽深度較大)。1343.4深亞微米CMOS集成電路工藝CMOS淺槽隔離工藝第3章CMOS集成電路制造工藝1353.4深亞微米CMOS集成電路工藝深亞微米CMOS工藝流程第3章CMOS集成電路制造工藝1363.4深亞微米CMOS集成電路工藝深亞微米CMOS工藝流程第3章CMOS集成電路制造工藝1373.4深亞微米CMOS集成電路工藝深亞微米CMOS工藝流程第3章CMOS集成電路制造工藝1383.4深亞微米CMOS集成電路工藝深亞微米CMOS工藝流程第3章CMOS集成電路制造工藝1393.4深亞微米CMOS集成電路工藝深亞微米CMOS工藝流程第3章CMOS集成電路制造工藝1403.4深亞微米CMOS集成電路工藝銅互連工藝第3章CMOS集成電路制造工藝雙大馬士革銅互連工藝流程141本章小結(jié)第3章CMOS集成電路制造工藝1．CMOS集成電路根據(jù)采用的半導(dǎo)體襯底的類型，可分為n阱、p阱和雙阱CMOS工藝。通過多次成膜、光刻、刻蝕及摻雜工藝形成nMOS、pMOS晶體管結(jié)構(gòu)及互連。工藝偏差易引發(fā)閾值電壓漂移與漏電流問題。2．在CMOS集成電路中，器件隔離主要采用局部硅氧化（LOCOS）形成的場(chǎng)氧隔離和淺溝槽隔離（STI）技術(shù)。場(chǎng)氧存在“鳥嘴”、表面不平坦等問題，器件尺寸難以做小，因此小尺寸器件采用淺溝槽隔離。3．CMOS集成電路存在場(chǎng)區(qū)寄生MOSFET、寄生雙極型晶體管、閂鎖效應(yīng)等寄生效應(yīng)，嚴(yán)重影響器件性能。通過加厚場(chǎng)氧、調(diào)整襯底電位、摻金/保護(hù)環(huán)/雙阱CMOS工藝可抑制寄生導(dǎo)通與電流失控。4．深亞微米工藝采用STI隔離、多級(jí)注入、硅化物降阻、銅互連及高k電介質(zhì)，涵蓋STI形成/柵極形成/漏源形成/側(cè)墻形成/硅化物生長(zhǎng)等關(guān)鍵流程。下一章節(jié)知識(shí)導(dǎo)圖復(fù)習(xí)先修知識(shí)點(diǎn)，預(yù)習(xí)基礎(chǔ)知識(shí)點(diǎn)CMOS數(shù)字集成電路原理與分析第四章集成電路互連線第三章

內(nèi)容概述CMOS典型工藝n阱工藝p阱工藝雙阱工藝自對(duì)準(zhǔn)工藝光刻套準(zhǔn)誤差對(duì)MOS器件性能的影響摻雜濃