2025年集成電路創(chuàng)新創(chuàng)業(yè)大賽試題及答案一、單選題（每題2分，共20分）1.在28nmHKMG工藝中，柵氧厚度EOT≈1.2nm，若要求柵漏電密度Jg<5×10?2A/cm2@VDD=1V，則柵氧等效SiO?擊穿電場(chǎng)強(qiáng)度應(yīng)不低于A.5MV/cmB.8MV/cmC.12MV/cmD.15MV/cm答案：C解析：Jg=σE，σ≈5×10?2A/cm2÷12MV/cm≈4.2×10?3S/cm，對(duì)應(yīng)擊穿場(chǎng)強(qiáng)需高于12MV/cm才能滿足可靠性10年要求。2.某FinFET工藝中，fin高度Hfin=42nm，fin寬度Wfin=8nm，若要求亞閾值擺幅SS<70mV/dec，則溝道摻雜峰值應(yīng)低于A.5×101?cm?3B.1×101?cm?3C.3×101?cm?3D.5×101?cm?3答案：A解析：SS=60(1+Cd/Cox)，Cd∝√N(yùn)a，當(dāng)Na>5×101?cm?3時(shí)Cd/Cox>0.17，SS>70mV/dec。3.在3DNAND中，若采用128層堆疊，bitcost縮放因子為0.65，則單層有效面積利用率需提高A.28%B.35%C.42%D.50%答案：B解析：bitcost∝(1/層數(shù))×(1/面積利用率)，0.65=1/128×(1/η)，解得η需提升35%。4.某14nmSoC采用COAG（ContactOverActiveGate）技術(shù)，若柵極接觸電阻降低30%，則對(duì)應(yīng)標(biāo)準(zhǔn)單元延遲可縮小A.3%B.5%C.7%D.10%答案：C解析：RC延遲中接觸電阻占15%，降低30%即整體RC下降4.5%，延遲≈√RC下降7%。5.在2.5D封裝中，若硅中介層線寬/間距=2μm/2μm，介電常數(shù)εr=3.5，則10mm互連的RC延遲約為A.150psB.220psC.300psD.400ps答案：B解析：C=ε?εrWL/t=3.5×8.85×10?12×10?2×2×10??/1×10??=0.62pF；R=ρL/A=2×10??×10?2/(2×10??×0.5×10??)=200Ω；τ=RC=220ps。6.某AI加速器采用INT8數(shù)據(jù)流，若MAC單元利用率為85%，峰值算力為32TOPS，則實(shí)測(cè)持續(xù)算力為A.21.4TOPSB.25.6TOPSC.27.2TOPSD.30.4TOPS答案：C解析：持續(xù)算力=32×0.85×1（INT8無(wú)額外折損）=27.2TOPS。7.在FinFET中，若溝道應(yīng)力為2GPa張應(yīng)力，電子遷移率提升比例約為A.15%B.25%C.35%D.45%答案：B解析：π系數(shù)≈1.2×10?1?Pa?1，Δμ/μ=πσ=1.2×10?1?×2×10?=24%≈25%。8.某DRAM采用1αnm節(jié)點(diǎn)，單元面積0.0016μm2，若存儲(chǔ)密度>0.5Gb/mm2，則陣列效率需高于A.58%B.62%C.68%D.72%答案：C解析：理論密度=1/0.0016=625Mb/mm2，0.5/0.625=0.68。9.在6nmEUV單層曝光中，若局部CD均勻性σLCDU=1.2nm，則對(duì)應(yīng)晶體管Ion變異系數(shù)約為A.3%B.5%C.7%D.9%答案：B解析：ΔIon/Ion≈2ΔL/L，ΔL=3σ=3.6nm，L=20nm，變異≈5%。10.某Chiplet系統(tǒng)采用NoC，若鏈路帶寬256GB/s，延遲2ns，則每比特能耗約為A.0.15pJB.0.25pJC.0.35pJD.0.45pJ答案：B解析：E/bit=P/B，假設(shè)P=64mW，E/bit=64×10?3/256×10?=0.25pJ。二、多選題（每題3分，共15分，多選少選均不得分）11.下列哪些技術(shù)可有效抑制3DNAND中的單元串?dāng)_A.空氣間隙位線B.高κ介電隔離C.階梯式WL驅(qū)動(dòng)D.負(fù)電壓讀取答案：ABC解析：空氣間隙降低耦合電容；高κ隔離提高屏蔽；階梯式WL降低峰值電場(chǎng)；負(fù)電壓讀取與串?dāng)_無(wú)關(guān)。12.在先進(jìn)封裝中，以下哪些屬于UCIe（UniversalChipletInterconnectexpress）物理層特性A.時(shí)鐘轉(zhuǎn)發(fā)B.差分信號(hào)C.自適應(yīng)均衡D.熱插拔答案：ABC解析：UCIe采用時(shí)鐘轉(zhuǎn)發(fā)、差分、自適應(yīng)均衡，不支持熱插拔。13.關(guān)于GAA（GateAllAround）納米片，下列說(shuō)法正確的是A.有效寬度Weff=2H+WB.亞閾值擺幅可<60mV/decC.閾值電壓可通過(guò)片數(shù)調(diào)節(jié)D.寄生電容低于FinFET答案：AC解析：Weff公式正確；SS仍≥60mV/dec；片數(shù)改變Qd可調(diào)Vt；GAA寄生電容更高。14.下列哪些屬于DTCO（DesignTechnologyCoOptimization）關(guān)鍵指標(biāo)A.CPP×MMPB.標(biāo)準(zhǔn)單元高度C.柵極接觸密度D.金屬層RC答案：ABCD解析：DTCO需同時(shí)評(píng)估工藝與設(shè)計(jì)的聯(lián)合指標(biāo)。15.在AI訓(xùn)練芯片中，以下哪些措施可降低片上SRAM功耗A.8TbitcellB.近閾值操作C.分塊電源門(mén)控D.差分讀出答案：BC解析：近閾值降低動(dòng)態(tài)功耗；分塊門(mén)控減少漏電流；8T與差分讀出主要提升速度。三、計(jì)算題（共25分）16.（8分）某7nm工藝下，nMOS晶體管L=20nm，W=160nm，VDD=0.7V，閾值Vt=0.25V，遷移率μn=450cm2/V·s，氧化層EOT=0.9nm。求線性區(qū)導(dǎo)通電阻Ron，并估算其本征延遲τ=Ron×Cgs。（εr=3.9，ε?=8.85×10?12F/m）解：Cox=ε?εr/EOT=3.9×8.85×10?12/0.9×10??=38.3mF/m2Cgs≈CoxWL=38.3×10?3×20×10??×160×10??=1.23×10?1?FRon≈L/(μnCox(W/L)(VDDVt))=20×10??/(450×10??×38.3×10?3×(160/20)×(0.70.25))=20×10??/(450×38.3×8×0.45×10??)=20×10??/6.2×10?3=3.2kΩτ=3.2×103×1.23×10?1?=0.39ps答案：Ron=3.2kΩ，τ=0.39ps17.（9分）某AI加速器采用脈動(dòng)陣列128×128，工作頻率1GHz，數(shù)據(jù)位寬16bit，MAC利用率80%，求：（1）峰值算力（TOPS）（2）若每MAC能耗0.8pJ，求整機(jī)MAC陣列功耗（3）若采用4bit權(quán)重稀疏度50%，求有效算力提升比例解：（1）峰值MAC數(shù)=128×128×1×10?=1.64×101?次/秒峰值算力=1.64×101?×2×16bit=5.24×1011OPS=0.524TOPS（INT16）（2）功耗=1.64×101?×0.8×10?12=13.1W（3）稀疏后有效MAC=1.64×101?×(1+0.5)=2.46×101?，算力提升50%答案：（1）0.524TOPS；（2）13.1W；（3）50%18.（8分）某3DIC采用TSV直徑5μm，深度50μm，Cu電阻率ρ=2×10??Ω·m，寄生電容C=50fF。若信號(hào)上升時(shí)間tr=100ps，求TSV最大可傳輸比特率（按3dB帶寬估算）解：R=ρL/A=2×10??×50×10??/(π(2.5×10??)2)=0.051Ωτ=RC=0.051×50×10?1?=2.55psf?dB=1/(2πτ)=62GHz比特率≈2×f?dB=124Gb/s答案：124Gb/s四、設(shè)計(jì)題（共20分）19.（10分）請(qǐng)?jiān)O(shè)計(jì)一款面向可穿戴設(shè)備的超低功耗語(yǔ)音關(guān)鍵詞識(shí)別SoC，要求：始終監(jiān)聽(tīng)功耗<50μW識(shí)別延遲<100ms面積<1mm2@28nm給出系統(tǒng)架構(gòu)框圖、關(guān)鍵IP選型、電源管理策略，并計(jì)算功耗分布。答案：系統(tǒng)架構(gòu)：1.模擬前端：PDM麥克風(fēng)+低功耗SigmaDeltaADC，SNR=60dB，功耗12μW2.數(shù)字濾波器：降采樣至16kHz，采用CIC+FIR，時(shí)鐘32kHz，功耗8μW3.神經(jīng)網(wǎng)絡(luò)加速器：4kB權(quán)重SRAM，二值化CNN5層，算力要求0.5GOPS，近閾值0.4V，頻率5MHz，功耗20μW4.RISCVMCU：睡眠電流2μA，喚醒時(shí)間5μs，平均功耗5μW5.電源管理：DCDC效率85%，動(dòng)態(tài)電壓縮放，占空比10%總功耗=12+8+20+5=45μW<50μW面積：ADC0.15mm2，DSP0.2mm2，NPU0.35mm2，MCU0.2mm2，SRAM0.1mm2，合計(jì)1mm2識(shí)別延遲：ADC10ms+DSP20ms+NPU60ms+MCU10ms=100ms解析：通過(guò)極致低電壓、二值化、占空比與硬件分時(shí)復(fù)用實(shí)現(xiàn)指標(biāo)。20.（10分）給定一個(gè)12bit1GS/sSARADC，采用分離式CDAC，單位電容Cu=1fF，參考電壓Vref=1V。（1）求最大SNR理論值（2）若比較器噪聲σn=0.2mV，求有效位數(shù)ENOB（3）設(shè)計(jì)一種自校準(zhǔn)算法消除電容失配，給出流程與硬件開(kāi)銷估算答案：（1）SNR=6.02×12+1.76=74dB（2）總噪聲=√(kT/C+σn2)=√(4×10?21/1×10?1?+(0.2×10?3)2)=√(4×10??+4×10??)=2.0×10?3VENOB=(SNR1.76)/6.02=(7420log(2×10?3/1)1.76)/6.02=10.3bit（3）自校準(zhǔn)流程：上電時(shí)切換冗余電容陣列，對(duì)每bit做binaryweighted測(cè)量記錄誤差ΔC，存入8bit寄存器正常轉(zhuǎn)換時(shí)采用誤差補(bǔ)償電容陣列校正硬件開(kāi)銷：寄存器12×8=96bit，校正電容陣列面積增加15%，數(shù)字控制邏輯0.01mm2@28nm解析：利用冗余電容+數(shù)字后臺(tái)校準(zhǔn)，可將電容失配從8bit精度提升至12bit，面積代價(jià)可控。五、綜合創(chuàng)新題（共20分）21.（20分）背景：2025年量子計(jì)算與CMOS異構(gòu)融合成為熱點(diǎn)，需設(shè)計(jì)一款“量子經(jīng)典”混合SoC，實(shí)現(xiàn)量子比特控制與讀取，同時(shí)運(yùn)行誤差校正算法。要求：控制1000個(gè)超導(dǎo)量子比特，每比特XY控制線2路、Z控制線1路、讀取線1路控制精度>10bit，采樣率1GS/s，抖動(dòng)<100fs誤差校正延遲<1μs片上經(jīng)典算力>100GOPS功耗<2W@5nm任務(wù)：（1）給出整體異構(gòu)集成方案（封裝、接口、時(shí)鐘）（2）設(shè)計(jì)量子控制DAC+ADC陣列，計(jì)算面積與功耗（3）提出誤差校正算法映射方案，給出并行加速比（4）分析量子比特串?dāng)_與CMOS噪聲耦合機(jī)制，提出抑制措施（5）評(píng)估制造可行性與成本答案：（1）異構(gòu)集成：采用3DSoIC，頂層5nmCMOS，中間硅中介層，底部超導(dǎo)量子芯片，TSV間距20μm，量子CMOS接口采用差分微凸塊40μmpitch，時(shí)鐘采用forwardedclock8GHz，抖動(dòng)100fs由LCPLL+DLL級(jí)聯(lián)實(shí)現(xiàn)。（2）量子控制：每路DAC10bit1GS/s，采用混合SAR+ΔΣ架構(gòu)，功耗1.2mW/路；ADC12bit500MS/s，功耗2mW/路?？傆?jì)4000路DAC+1000路ADC，功耗=4000×1.2+1000×2=6.8W，超出預(yù)算。采用dutycycling30%，平均功耗2W。面積：DAC0.003mm2/路，ADC0.005mm2/路，合計(jì)4000×0.003+1000×0.005=17mm2，采用3D堆疊兩層，有效面積8.5mm2。（3）誤差校正：采用SurfaceCode，周期1μs，需矩陣運(yùn)算1000×1000，稀疏度0.1%，采用1000核PE陣列，每核0.2GOPS，總峰值200GOPS，并行加速比>100×，延遲<1μs