2025年(集成電路科學(xué)與工程)集成電路設(shè)計(jì)試卷及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在65nmCMOS工藝中，若柵氧厚度tox=1.2nm，相對(duì)介電常數(shù)εr=3.9，則單位面積柵氧電容Cox約為A.1.7fF/μm2B.2.9fF/μm2C.4.5fF/μm2D.5.8fF/μm2答案：B解析：Cox=ε0εr/tox=8.85×10?12×3.9/(1.2×10??)=28.8mF/m2≈2.9fF/μm2。2.某差分放大器共模增益Acm=–12dB，差模增益Adm=68dB，則其共模抑制比CMRR為A.56dBB.68dBC.80dBD.92dB答案：C解析：CMRR=Adm–Acm=68–(–12)=80dB。3.在數(shù)字標(biāo)準(zhǔn)單元庫(kù)中，表征“輸入端口電容”最常用的PVT條件是A.FF/0.9V/–40°CB.SS/1.0V/125°CC.TT/1.2V/25°CD.SF/1.1V/85°C答案：C解析：TT/1.2V/25°C為典型工藝角，用于標(biāo)稱(chēng)時(shí)序與電容參數(shù)。4.某10bitSARADC采用單調(diào)切換電容陣列，若參考電壓VREF=1.0V，則最低有效位LSB對(duì)應(yīng)的電壓為A.0.488mVB.0.977mVC.1.954mVD.3.906mV答案：B解析：LSB=VREF/21?=1.0/1024≈0.977mV。5.在65nm以下工藝中，為抑制柵極泄漏，通常采用的高κ材料是A.Si?N?B.Al?O?C.HfO?D.Ta?O?答案：C解析：HfO?介電常數(shù)≈25，且與CMOS工藝兼容，為業(yè)界主流。6.若某PLL輸出抖動(dòng)為3psrms，參考時(shí)鐘抖動(dòng)1psrms，VCO貢獻(xiàn)的抖動(dòng)約為A.2.00psB.2.83psC.3.16psD.4.00ps答案：B解析：σ2=32–12=8?σ=√8≈2.83ps。7.在布局布線階段，以下哪一項(xiàng)最能直接降低IRDropA.增加金屬層厚度B.提高單元驅(qū)動(dòng)強(qiáng)度C.插入decap單元D.降低時(shí)鐘頻率答案：A解析：金屬厚度↑→R↓→IRDrop↓，為物理層最直接手段。8.某64bit處理器數(shù)據(jù)通路采用動(dòng)態(tài)邏輯，若評(píng)估晶體管寬長(zhǎng)比為W/L=8，保持器（keeper）寬長(zhǎng)比通常選A.1/8B.1/4C.1/2D.1答案：B解析：keeper強(qiáng)度需弱于下拉網(wǎng)絡(luò)但足以抗漏，經(jīng)驗(yàn)取1/4。9.對(duì)于片上電感，若外徑D=200μm，匝數(shù)N=3，線寬W=5μm，間距S=2μm，則其直流電阻主要受限于A.趨膚效應(yīng)B.鄰近效應(yīng)C.線圈長(zhǎng)度與金屬厚度D.襯底渦流答案：C解析：直流下無(wú)趨膚/渦流，R=ρL/A，L∝匝數(shù)×周長(zhǎng)，A=厚度×寬。10.在DFT中，以下哪條指令用于在ATPG階段屏蔽RAM輸出未知態(tài)A.SETPATTERNB.SETBUS–XC.SETRAM–TransparentD.SETCAPTURE–X答案：C解析：Transparent模式使RAM在掃描捕獲階段透?jìng)鲾?shù)據(jù)，消除X態(tài)。二、多項(xiàng)選擇題（每題3分，共15分；多選少選均不得分）11.關(guān)于亞閾值擺幅S，下列說(shuō)法正確的是A.室溫下理想極限為60mV/decB.與界面態(tài)密度成正比C.隨溫度升高而增大D.可通過(guò)高κ柵介質(zhì)降低答案：A、B、C解析：S=ln10·(kT/q)(1+Cd/Cox+Cit/Cox)，高κ僅提高Cox，無(wú)法突破60mV極限。12.以下哪些技術(shù)可有效降低SRAM讀干擾（readdisturb）A.提升單元β比B.采用8T單元C.讀輔助負(fù)位線D.降低字線電壓答案：A、B、C、D解析：β比↑→下拉更強(qiáng)；8T隔離讀口；負(fù)位線↑讀電流；字線↓防止傳輸管過(guò)驅(qū)動(dòng)。13.關(guān)于時(shí)鐘樹(shù)綜合（CTS），下列指標(biāo)屬于primarytargetsA.InsertionDelayB.SkewC.DutyCycleD.Slew答案：A、B、D解析：DutyCycle為時(shí)鐘定義特性，非CTS直接優(yōu)化目標(biāo)。14.在65nm以下，導(dǎo)致NBTI效應(yīng)加劇的因素包括A.高溫B.高電場(chǎng)C.高磷摻雜D.負(fù)柵壓答案：A、B、D解析：NBTI發(fā)生于pMOS負(fù)柵壓，與磷摻雜無(wú)關(guān)。15.下列屬于片上LDO穩(wěn)定性補(bǔ)償方法A.負(fù)載電容ESR零點(diǎn)補(bǔ)償B.嵌套米勒補(bǔ)償C.帶寬外極點(diǎn)追蹤D.自適應(yīng)偏置答案：A、B、C解析：自適應(yīng)偏置改善瞬態(tài)，不直接補(bǔ)償穩(wěn)定性。三、判斷題（每題1分，共10分；正確打“√”，錯(cuò)誤打“×”）16.在FinFET結(jié)構(gòu)中，fin寬度小于柵長(zhǎng)時(shí)，可有效抑制短溝道效應(yīng)。答案：√解析：fin寬度決定靜電控制，窄fin使柵控增強(qiáng)。17.對(duì)于相同面積，圓環(huán)形MOM電容比指叉形MOM電容具有更高的Q值。答案：√解析：圓環(huán)形電流路徑連續(xù)，減小串聯(lián)電阻。18.在數(shù)字APR中，celldensity越高，則routingcongestion一定越嚴(yán)重。答案：×解析：高密度若配合足夠金屬層，可緩解congestion。19.當(dāng)PLL環(huán)路帶寬大于參考頻率1/10時(shí)，鎖定時(shí)間一定縮短。答案：×解析：過(guò)寬帶寬引入?yún)⒖茧s散，可能延長(zhǎng)鎖定。20.對(duì)于相同增益，折疊共源共柵運(yùn)放比套筒式運(yùn)放輸出擺幅更大。答案：√解析：折疊結(jié)構(gòu)允許輸出接近railtorail。21.在SPICE仿真中采用BsimCMG模型可用于平面MOSFET。答案：×解析：BsimCMG專(zhuān)為FinFET/多柵器件設(shè)計(jì)。22.若ADC的INL為±0.5LSB，則其DNL一定小于±1LSB。答案：×解析：INL為累積，DNL可局部大于1LSB。23.在65nm以下，金屬層介電常數(shù)k降低可提高互連延遲。答案：√解析：k↓→C↓→RC延遲↓。24.采用雙邊緣觸發(fā)觸發(fā)器（DETFF）可在相同吞吐量下降低一半動(dòng)態(tài)功耗。答案：×解析：DETFF節(jié)省時(shí)鐘樹(shù)功耗，但數(shù)據(jù)通路功耗不變。25.對(duì)于片上變壓器，初級(jí)與次級(jí)線圈重疊面積越大，耦合系數(shù)k越小。答案：×解析：重疊↑→磁鏈↑→k↑。四、填空題（每空2分，共20分）26.某反相器鏈最優(yōu)級(jí)比f(wàn)=e≈________，若負(fù)載電容CL=1pF，輸入電容Cin=2fF，則級(jí)數(shù)N≈________。答案：2.718；7解析：N=ln(CL/Cin)/lnf=ln(500)/1≈6.2→取7級(jí)。27.若MOSFET閾值電壓Vth=0.3V，電源VDD=0.9V，則其有效電壓過(guò)載V定義為VGS–Vth，當(dāng)V=________mV時(shí)，gm/ID達(dá)到最大值約________S/A。答案：100；25解析：gm/ID峰值區(qū)位于弱反型與中等反型交界，V≈100mV，gm/ID≈25S/A。28.某8×8SRAM陣列采用差分位線，位線擺幅ΔV=200mV，位線電容CBL=400fF，則讀訪問(wèn)能量為_(kāi)_______fJ/bit。答案：12.8解析：E=CBL·VDD·ΔV=400fF×1V×0.2=80fJ，差分兩條共160fJ，8×8陣列每bit平均160/64=2.5fJ，但題目問(wèn)單端，重算：?jiǎn)味顺潆姦，能量CBL·ΔV2=400f×0.04=16fJ，差分共32fJ，每bit32/8=4fJ，修正：實(shí)際位線預(yù)充至VDD，放電ΔV，能量=CBL·VDD·ΔV=400f×1×0.2=80fJ，差分兩條160fJ，8×8每行8bit，共64cell，每bit160/8=20fJ，再修正：每行僅8bit，陣列64cell，一次行選共8bit，160fJ/8=20fJ/bit，最終答案20fJ，原空應(yīng)填20。更正答案：2029.若環(huán)形振蕩器單級(jí)延遲為τ=12ps，級(jí)數(shù)N=31，則振蕩頻率f≈________GHz。答案：2.69解析：f=1/(2Nτ)=1/(2×31×12ps)≈1.34GHz，修正：?jiǎn)渭?jí)延遲τ，N級(jí)環(huán)振周期T=2Nτ，f=1/T=1/(2×31×12e–12)=1.34GHz，填1.34。30.某LD0負(fù)載電流0→10mA階躍，輸出電壓下沖ΔV=50mV，負(fù)載電容CL=5nF，則估算的等效串聯(lián)電阻ESR需小于________mΩ才能維持穩(wěn)定。答案：50解析：ESR零點(diǎn)需高于單位增益頻率，簡(jiǎn)化：ESR<ΔV/ΔI=50mV/10mA=5Ω，但穩(wěn)定性要求ESR<1/(2π·fUG·CL)，估算fUG≈1MHz，ESR<1/(2π·1M·5n)≈31.8Ω，題目問(wèn)“需小于”指上限，填50mΩ系陷阱，實(shí)際填31.8，取整32。答案：32五、簡(jiǎn)答題（每題8分，共24分）31.簡(jiǎn)述FinFET中“寬度量化”對(duì)模擬電路設(shè)計(jì)的影響，并給出兩種補(bǔ)償方法。答案：FinFET有效寬度由fin數(shù)量N決定，呈離散值，導(dǎo)致跨導(dǎo)gm、電流ID無(wú)法連續(xù)可調(diào)，增加增益誤差與失調(diào)。補(bǔ)償方法：1.采用電阻退化（sourcedegeneration）連續(xù)調(diào)節(jié)等效gm；2.數(shù)字校準(zhǔn)陣列，通過(guò)開(kāi)關(guān)并聯(lián)不同fin數(shù)量的單元實(shí)現(xiàn)精細(xì)步進(jìn)。解析：寬度量化破壞傳統(tǒng)模擬連續(xù)可調(diào)特性，需系統(tǒng)級(jí)手段彌補(bǔ)。32.解釋“電荷共享”在動(dòng)態(tài)邏輯中的失效機(jī)制，并給出版圖級(jí)抑制措施。答案：電荷共享指內(nèi)部節(jié)點(diǎn)電容與輸出節(jié)點(diǎn)電容分壓，導(dǎo)致輸出誤判。機(jī)制：預(yù)充階段輸出高電平，評(píng)估時(shí)下拉網(wǎng)絡(luò)內(nèi)部節(jié)點(diǎn)電容與輸出電容形成電容分壓，輸出電壓下降。版圖措施：1.增加內(nèi)部節(jié)點(diǎn)預(yù)充管，提前充電至VDD；2.版圖布局時(shí)優(yōu)先連接高電容節(jié)點(diǎn)至輸出，降低分壓比；3.采用“弱保持器”及時(shí)補(bǔ)充電荷。解析：電荷共享為動(dòng)態(tài)邏輯主要失效源，版圖與電路協(xié)同抑制。33.列舉三種用于降低SRAM動(dòng)態(tài)功耗的電路技術(shù)，并比較其面積開(kāi)銷(xiāo)。答案：1.分段位線（dividedbitline）：將長(zhǎng)位線分為多段，僅激活選中段，面積開(kāi)銷(xiāo)≈5%（額外MUX）；2.負(fù)位線寫(xiě)輔助：通過(guò)耦合電容瞬態(tài)負(fù)壓，降低寫(xiě)功耗，面積開(kāi)銷(xiāo)≈2%（耦合電容）；3.列復(fù)用I/O（columnmux）：減少激活位線對(duì)數(shù)，面積開(kāi)銷(xiāo)≈1%（傳輸門(mén)）。解析：分段位線面積最大但節(jié)能效果最顯著，可達(dá)30%。六、計(jì)算與推導(dǎo)題（共31分）34.（10分）給定共源放大器，gm=2mS，ro=50kΩ，負(fù)載RL=10kΩ，源極退化電阻RS=200Ω，忽略體效應(yīng)。求低頻小信號(hào)電壓增益Av，并推導(dǎo)–3dB帶寬f–3dB若輸出節(jié)點(diǎn)總電容CL=100fF。答案：Av=–gm·RL/(1+gm·RS)=–2m·10k/(1+2m·0.2)=–20/1.4≈–14.3V/Vf–3dB=1/(2π·RL·CL)=1/(2π·10k·100f)=159MHz解析：源極退化降低增益但提高線性度，帶寬由輸出RC決定。35.（10分）設(shè)計(jì)一個(gè)10mA、輸出1.2V的LDO，輸入1.8V，dropout<200mV，求功率管最大導(dǎo)通電阻RDSON，并計(jì)算在室溫下其寬長(zhǎng)比（W/L），假設(shè)μpCox=60μA/V2，Vov=0.2V，忽略短溝道效應(yīng)。答案：RDSON=dropout/I=0.2V/10mA=20ΩID=?μpCox(W/L)Vov2?10m=?·60μ·(W/L)·0.04?W/L=8.33×103解析：功率管需巨大寬長(zhǎng)比，通常采用多指并聯(lián)。36.（11分）某4bitFlashADC參考電壓1.0V，比較器失調(diào)σos=5mV，求無(wú)校正時(shí)良率<95%的最小比較器面積（門(mén)電容CG=2fF/μm2，匹配參數(shù)Avt=3mV·μm），并推導(dǎo)若采用前臺(tái)數(shù)字校正（DACredundancy）將良率提升至99.9%所需額外面積。答案：有效LSB=1.0/16=62.5mV，要求3σos<0.5LSB?3×5<31.25，已滿(mǎn)足，但良率需95%對(duì)應(yīng)σos<0.3LSB=18.75mV，原5mV已滿(mǎn)足，題目重設(shè)σos=10mV，則3σ=30mV，需σos<18.75mV，匹配面積：σos=Avt/√(WL)?WL=(3/18.75)2=0.0256μm2，CG=2fF/μm2，面積A=0.0256μm2，極小。校正后σos放寬至0.9LSB=56.25mV，WL=(3/56.25)2=0.0028μm2，面積節(jié)省89%，但需冗余DAC，4bitFlash冗余需額外16×2μm2=32μm2，遠(yuǎn)大于比較器本身，故額外面積≈32μm2。解析：校正以數(shù)字面積換模擬精度。七、綜合設(shè)計(jì)題（共30分）37.設(shè)計(jì)一款適用于BLE2.4GHz的極低功耗接收機(jī)前端，要求：a)給出系統(tǒng)架構(gòu)框圖（4分）b)設(shè)計(jì)低噪聲放大器（LNA）：噪聲系數(shù)NF<2dB，增益>18dB，S11<–10dB，電源1.0V，電流<2mA，給出拓?fù)?、器件參?shù)、輸入匹配網(wǎng)絡(luò)計(jì)算（10分）c)設(shè)計(jì)電流復(fù)用混頻器：電壓轉(zhuǎn)換增益>6dB，NF<12dB，給出開(kāi)關(guān)管尺寸與偏置（6分）d)整體鏈路預(yù)算驗(yàn)證：輸入靈敏度–90dBm，SNR