計(jì)算機(jī)體系結(jié)構(gòu)計(jì)算機(jī)體系結(jié)構(gòu)第一章第PAGE10452級(jí)：機(jī)器語(yǔ)言(452級(jí)：機(jī)器語(yǔ)言(傳統(tǒng)機(jī)器級(jí)31級(jí)程序，在執(zhí)行過(guò)程中，N+1N+1級(jí)指令被譯碼后，就直接去執(zhí)行一串等效的N級(jí)指令，然后N+1級(jí)指令，依此重復(fù)執(zhí)行。并行性——在同一時(shí)刻或同一時(shí)間間隔內(nèi)完成兩種或兩種以上性質(zhì)相同或不同的工作。（例如磁盤(pán)、磁帶），Amdahl定律——加快某部件執(zhí)行速度所獲得的系統(tǒng)性能加速比，受限于該部件在系CPI——指令時(shí)鐘數(shù)（CyclesperInstruction） r+1Mrr+1Nr級(jí)指令解釋。對(duì)于一段在第一級(jí)執(zhí)行時(shí)間為K的程序，在第二、第三、第四級(jí)上的一段等效程KIC對(duì)第二級(jí)而言，為了完成IC條指令的功能，第二級(jí)指令的條數(shù)為 。為了M 行第二

NTICM

MN1N ICM2 M2M2N條第二級(jí)的指令對(duì)其進(jìn)行解釋。那么對(duì)第二級(jí)

而第二 N等效于第一

條指令，同時(shí)還需要 IC

M2

M2NNTICM

M2NN N1M NT41M 1.2傳統(tǒng)存儲(chǔ)程序計(jì)算機(jī)的主要特征是什么？存在的主要問(wèn)題是什么？目前的計(jì)算機(jī)系統(tǒng)I/O采用了通用寄存器的概念、設(shè)置高速緩沖存儲(chǔ)器Cache、構(gòu)成了以相聯(lián)存儲(chǔ)器為CPU的組成RISC。11242CPI、MIPS和程序執(zhí)行時(shí)間。

400106

程序執(zhí)行時(shí)間=（4500017500028000415002部件加速比 部件加速比 部件加速比12303的可改進(jìn)比例為多少時(shí)，10？Amdahl定理的擴(kuò)展T

eTo(1fe)S e Se(1f)See f) i式中，fii在未優(yōu)化系統(tǒng)中所占的比例；Sii

fS[1(f1f2f3)]123 S1S2S3 0.3

f10[1(0.30.3f3)]

3 30

[1(0.30.30.2)]T0.3T0.3T0.2T0.2T 0.30.30.2 0.60.91.2

堆棧型機(jī)器——CPU累加型機(jī)器——CPU通用寄存器型機(jī)器——CPU優(yōu)缺行訪問(wèn)，容易對(duì)指令進(jìn)行編碼，是一種最緊密的編碼方式，RISCCISC型（IEEE754）、整型數(shù)據(jù)類型（81632位的表示方法、CISCCISC結(jié)構(gòu)追求的目標(biāo)是強(qiáng)化指令功能，減少程序的指令條數(shù)，以達(dá)到提高性能的目的。從目前的計(jì)算機(jī)技術(shù)觀點(diǎn)來(lái)看，CISC結(jié)構(gòu)存在以下幾個(gè)缺點(diǎn)：CISCCISC結(jié)構(gòu)的指令系統(tǒng)的復(fù)雜性帶來(lái)了計(jì)算機(jī)體系結(jié)構(gòu)的復(fù)雜性，這不僅增加機(jī)體系結(jié)構(gòu)技術(shù)（如流水技術(shù)）RISCLoadStore致CPUload/storeload/storeCforAB05000。Ci的地址分別是15002000。在循環(huán)的兩次迭代之間不將任何數(shù)據(jù)保存在寄存器中。C語(yǔ)言源程序的DLXDLX解;; ;i;R2B;R2R4,LDB[i];LDC;B[i]+;i;R2A;R2;A[i]<—B[i]+;i;;;i; 執(zhí)行的指令=2+（16×101）=1618（3）1+(8×10)×101=4（DLX4字節(jié)（4）=4×182.12i的值和數(shù)組變量的地址在程序運(yùn)行過(guò)程中，只要有可能就C語(yǔ)言源程序的DLXDLX16load地址。對(duì)CDLX

ADDI ;ADDIR3,R0,#0 ;A的基址ADDIR4,R0,#5000 ;B的基址LWR5,1500（R0）;LDC的MULT ; ;計(jì)算B[i]地址 R7,0(R6) ;LDB[i]的值A(chǔ)DDR8,R7,R5;B[i]+ ;計(jì)算A[i]的地址 ;A[i]<-B[i]+CADDI ; ; ;i指令數(shù)（cleanup）：執(zhí)行指令數(shù)=4+（9×101）+1=91412×101)14（DLX4字節(jié)）：代碼大小=(4×14)=562.162.16CPIALU1Load/Store60％的條件分支指令轉(zhuǎn)移成功，同時(shí)將上題表中其它一些類別的指令（沒(méi)有被包1Load/StoreCPI為：1×52%＋1.4×31.6%＋2.0×9.8%＋1.5×5.2%＋1.2×2.7%＝ 處理機(jī)級(jí)流水線——（指令流水線）寫(xiě)操作的順序使得讀/寫(xiě)操作順序不同于它們非流水實(shí)現(xiàn)時(shí)的順序，將導(dǎo)致數(shù)據(jù)相關(guān)。RAWi，j，ij前進(jìn)入流水線，j執(zhí)行要用到i的結(jié)果，但當(dāng)其在流水線中重疊執(zhí)行時(shí)，ji寫(xiě)入其結(jié)果之前就先行對(duì)保存該結(jié)果的寄存器進(jìn)行讀操作，行時(shí)，ji寫(xiě)入其結(jié)果之前就先行對(duì)保存該結(jié)果的寄存器進(jìn)行寫(xiě)操作，導(dǎo)致寫(xiě)錯(cuò)WARi，j，ij前進(jìn)入流水線，j可能在i讀某個(gè)寄存器之前對(duì)該寄存器i讀出數(shù)據(jù)錯(cuò)誤。流水過(guò)程由多個(gè)相聯(lián)系的子過(guò)程組成，每個(gè)過(guò)程稱為流水線的“級(jí)”或“段”會(huì)造成流水線的“堵塞”和“斷流”；請(qǐng)畫(huà)出DLXDLX5個(gè)周期內(nèi)實(shí)現(xiàn)，將每一個(gè)時(shí)鐘周期看作是流水線的一5指令/時(shí) IFID MEM IF MEM MEM MEM 解決流水線PC值（即分支的目標(biāo)地址，令可能加大程序空間。NN次循環(huán)。若使用流M-M型的運(yùn)算流水線。Nn

nR-R型運(yùn)算流水線。1432 1432 1010條指令時(shí)，其實(shí)際吞吐率和效率。m解mTpipelineti(n(5050100200)9TP (nsTP (ns mtiETP TPm3、4

4

5變成八級(jí)流水線（細(xì)分12 12 mmTpipelineti(n5089TPnTpipeline185(ns1mmETP TPm

8

變成兩級(jí)流水線（合并4 4 T

mmtii29

1)TP (nsTP (ns m mETP TP40010 重8879212345678911234567893 515 9 9TP (nsTP (ns E4001085081017 當(dāng)在流水線的輸入端每△t2△t10個(gè)任務(wù)的10個(gè)任務(wù)時(shí)，其解：（1）12123456789112233445566778899123456789123456789321

12123456789112233445566778899123456789123456789211

TpipelineTp

1010 ETP5t （3）t124124t1124 24412345678922446688113355779921234567891123456789TP TP 14 75

吞吐率提高倍數(shù)＝

m段，各段的處理時(shí)間分別是ti（i=1，2，…，m）n個(gè)任務(wù)n和非流水線實(shí)現(xiàn)相比，這n個(gè)任務(wù)流水實(shí)現(xiàn)的加速比是多少？加速比的峰值是多m解mTpipelineti(n1)T

mmntiSpeedupTnopipeline

ntimtntimtimSpeedupmaxmnmn1(tit0)(nm,Speedupm)DLXLOOP: R1, R1,R1,#1 0(R2),R1 R2,R2, R4,R3, R4,Cache，那么執(zhí)行上述循環(huán)需要多少個(gè)時(shí)鐘周期？DLX流水線有正常的定向路徑，請(qǐng)畫(huà)出該指令序列執(zhí)行的流水線時(shí)空?qǐng)D。123456789lwMSSMswSSMMSSMbnzSSMlwSSMi次迭代（i＝0..98）開(kāi)始周期：1＋（i×17）1234567891lwMaddiSMswSMaddiMsubMbnzMlwMi次迭代（i＝0..98）開(kāi)始周期：1＋（i×10）Loop:lw addir1,r1,#1subr4,r3,r2bnz i次迭代（i＝0..98）開(kāi)始周期：1＋（i×6）123456789lwMaddiMaddiMsubMbnzMswr1,-MlwM1的比值：加速比1C1fP

P條件分支CfP條件分支＋fP加速比CRAY-14條向量指令（64，則需要多少拍才能得到全部結(jié)果。V0←存儲(chǔ) （從存儲(chǔ)器中取數(shù)：7拍 （向量加：3拍）V2←V2<A3 （按(A3)左移：4拍） （向量邏輯乘：2拍＝）＋）＋）＋）3＋6）26623CRAY-1的鏈接技術(shù)，先計(jì)算求此鏈接流水線的通過(guò)時(shí)間為多少拍？（1拍50ns，完成這些計(jì)算并把結(jié)果存進(jìn)相應(yīng)寄存器，此處理部件地實(shí)MFLOPS？解：（1）A＋BV6中，（A＋B）*C地最后結(jié)果T通過(guò)1+2+1)+(1+3+1)=9（拍在做完（A＋B）*C之后，作（C＋D）*EV6AV7V6C;V8DE;V9V8F;TP3226.67MFLOPS

第五 存儲(chǔ)層CPU最近的存儲(chǔ)器的速度，最遠(yuǎn)的存儲(chǔ)器的容量。CacheCacheCache中的塊多，所以當(dāng)要從主存中調(diào)一個(gè)塊到Cache中時(shí)，會(huì)出現(xiàn)該塊所映象到的一組（或一個(gè)）Cache塊已全部被占用的情況。這時(shí)，需Cache中相應(yīng)的塊，而且也寫(xiě)入下一級(jí)CacheCache失效率——CPU失效開(kāi)銷——CPU向二級(jí)存儲(chǔ)器發(fā)出訪問(wèn)請(qǐng)求到把這個(gè)數(shù)據(jù)調(diào)入一級(jí)存儲(chǔ)器所需的時(shí)Cache，這就是強(qiáng)制性失效。18．2：1CacheNCacheN/2的兩Cache的實(shí)效率。CacheVictimCache中是否含有所需塊。偽相聯(lián)Cache——一種既能獲得多路組相聯(lián)CacheCache——Cache子塊放置技術(shù)——把一個(gè)Cache塊劃分為若干小塊，稱為子塊（sub-blocks），并為每盡早重啟動(dòng)——在請(qǐng)求字沒(méi)有到達(dá)時(shí)，CPU處于等待狀態(tài)。一旦請(qǐng)求字到達(dá)，就立即CPU，讓等待的CPU盡早重啟動(dòng)，繼續(xù)執(zhí)行。CPU所要的請(qǐng)求字。請(qǐng)求字一旦到達(dá)，就CPU，讓CPU繼續(xù)執(zhí)行，同時(shí)從存儲(chǔ)器調(diào)入該塊的其余部分。簡(jiǎn)述“Cache—主存”和“主存— （第一級(jí)比第二級(jí)典型的塊（頁(yè)）CPUCPUCache失效率有哪幾種方法？簡(jiǎn)述其基本思想。Cache失效率的方法有下面幾種：CacheVictimCacheCacheCacheCache些相互獨(dú)立的數(shù)組合并成一個(gè)復(fù)合數(shù)組，使得一個(gè)Cache塊中能包含全部所需元而是對(duì)子矩陣或塊進(jìn)行操作。Cache比相同容量的之直接映象Cache的失效率低。由此是否可以得出結(jié)論：采Cache一定能帶來(lái)性能上的提高？為什么？Cache的平均訪問(wèn)時(shí)間TA＝I層的失效時(shí)才會(huì)訪問(wèn)第I＋1設(shè)CacheHL1Hl2HL3，失效率分別為Ml1、Ml2、ML3CachePL3TACacheCache的平均訪問(wèn)時(shí)間以及CacheCPI2.02ns1.2Cache64KB32CacheCPUCache1（6）64KBCache1.4％，64KBCache 平均訪問(wèn)時(shí)間1-路=2.0+1.4%*80=3.12ns2-路=2.0*(1+10%)+1.0%CPUtime=（CPU執(zhí)行+存儲(chǔ)等待周期）*CPUtime=IC（CPI執(zhí)行+總失效次數(shù)/指令總數(shù)*失效開(kāi)銷）*CPUtime2-way=IC(2.2*2+1.2*0.01*80)＝5.36IC

Cachecache1.00395CacheCPU109字/109字/秒（包括讀和寫(xiě)在任何時(shí)候，Cache30寫(xiě)失效時(shí)，Cachecache訪問(wèn)命中，有兩種情況：cache和主存，訪問(wèn)主存一次。cacheY讀0Y寫(xiě)1N讀2N寫(xiě)3一次訪存請(qǐng)求最后真正的平均訪存次數(shù)已用帶寬=0.35×109/109cache訪問(wèn)命中,有兩種情況：訪問(wèn)失效,cacheYNYN0YY0NN2NY4一次訪存請(qǐng)求最后真正的平均訪存次數(shù)已用帶寬＝0.13×109/101個(gè)額外的周期，而且不交換兩個(gè)Cache50個(gè)時(shí)鐘周期。利用（1）2KBCache128KBCache，重新計(jì)算偽相聯(lián)的平假設(shè)2KB直接映象Cache0.098，20.076；128KBCache0.010，20.007。都是用同一個(gè)索引得到的，因此失效率相同，即：失效率偽相聯(lián)＝2路cachecache的命中時(shí)間加上偽相聯(lián)查找過(guò)程中的命中命中時(shí)間偽相聯(lián)＝1路＋偽命中率偽相聯(lián)因此偽命中率偽相聯(lián)＝2路1路＝（12路）－（11路＝1路2路平均訪存時(shí)間偽相聯(lián)＝1路＋（1路2路2路1平均訪存時(shí)間2Kb=1+(0.098-0.076)*1+(0.076*50128Kb=1+(0.010-0.007)*1+(0.007*50128KBCache假設(shè)采用理想存儲(chǔ)器系統(tǒng)時(shí)的基本CPI是1.55.516KB直接映象統(tǒng)一Cache16KB兩路組相聯(lián)統(tǒng)一Cache32KB直接映象統(tǒng)一Cache CPI=CPI執(zhí)行+存儲(chǔ)停頓周期數(shù)/指令數(shù)LloadStoreTLB存儲(chǔ)停頓周期數(shù)＝取指令停頓＋數(shù)據(jù)訪問(wèn)停頓＋TLB

停頓周期數(shù)＝存儲(chǔ)訪問(wèn)失效率指令 指令

）＋TLB

指令指令

數(shù)據(jù)數(shù)據(jù)數(shù)據(jù)

.TLB,TLB0Cache,R指令=RP指令=主存延遲＋傳輸一個(gè)塊需要使用的時(shí)間＝40＋32/4＝48（拍若為讀失效，P數(shù)據(jù)＝主存延遲＋傳輸一個(gè)塊需要使用的時(shí)間＝40＋32/4＝48（拍）P數(shù)據(jù)＝主存延遲＋傳輸一個(gè)塊需要使用的時(shí)間＝40＋32/4＝48（拍）P數(shù)據(jù)＝主存延遲＋傳輸兩個(gè)塊需要使用的時(shí)間＝40＋64/4＝56（拍CPI=1.5+[RP+(RP*20%)+0Load或Storef數(shù)據(jù)*P數(shù)據(jù)＝讀百分比*（f數(shù)據(jù)*P數(shù)據(jù)）＋寫(xiě)百分比*（f數(shù)據(jù)*P干凈數(shù)據(jù)