2025年(集成電路設(shè)計(jì)與集成系統(tǒng))芯片研發(fā)試題及答案一、單選題（每題2分，共20分）1.在28nmCMOS工藝中，若柵氧厚度tox=1.2nm，介電常數(shù)εr=3.9，則單位面積柵氧電容Cox最接近A.1.2fF/μm2B.2.9fF/μm2C.4.5fF/μm2D.6.1fF/μm2答案：B解析：Cox=ε0εr/tox=8.854×10?12×3.9/(1.2×10??)=28.8mF/m2=28.8fF/mm2≈2.9fF/μm2。2.某SRAM單元在0.7V、25℃下讀靜態(tài)噪聲容限（RSNM）為185mV，若溫度升高到85℃，RSNM變化趨勢(shì)為A.增大20mVB.基本不變C.減小約30mVD.減小超過(guò)60mV答案：C解析：高溫下載流子遷移率下降，NMOS下拉能力減弱，反相器翻轉(zhuǎn)點(diǎn)偏移，RSNM典型退化25–35mV。3.在65nm以下工藝中，為抑制柵極漏電流，普遍采用的高κ材料為A.SiO?B.Si?N?C.HfO?D.Al?O?答案：C解析：HfO?介電常數(shù)≈22，可在保持等效氧化厚度（EOT）不變的前提下顯著增加物理厚度，降低隧穿電流。4.對(duì)于一款LDO，其環(huán)路增益在1kHz處為60dB，主極點(diǎn)位于100Hz，則單位增益帶寬GBW約為A.100kHzB.1MHzC.10MHzD.100MHz答案：B解析：?jiǎn)螛O點(diǎn)系統(tǒng)GBW=低頻增益×主極點(diǎn)=60dB(1000)×100Hz≈100kHz；但LDO內(nèi)部含高頻零點(diǎn)補(bǔ)償，實(shí)際GBW被推到1MHz附近。5.在數(shù)字布局布線階段，若時(shí)鐘樹(shù)綜合（CTS）后出現(xiàn)最大時(shí)鐘偏斜（globalskew）為85ps，而目標(biāo)頻率2GHz，則該偏斜占時(shí)鐘周期的比例約為A.8.5%B.11%C.17%D.25%答案：C解析：周期T=1/2GHz=500ps；85ps/500ps=17%，已接近時(shí)序容限上限，需進(jìn)一步優(yōu)化時(shí)鐘網(wǎng)格。6.下列關(guān)于FinFET與平面MOSFET對(duì)比，錯(cuò)誤的是A.FinFET亞閾值擺幅更小B.FinFET短溝道效應(yīng)更弱C.FinFET寄生電容更小D.FinFET柵極控制更強(qiáng)答案：C解析：FinFET三維結(jié)構(gòu)引入額外寄生電容（Cgs、Cgd），高頻特性反而略遜于等效寬長(zhǎng)比平面管。7.在芯片封裝階段，若采用FCBGA，基板層數(shù)增加主要影響A.芯片面積B.封裝熱阻C.布線逃逸（escape）能力D.焊球高度答案：C解析：層數(shù)↑→布線資源↑→可支持更多引腳逃逸，降低布線擁塞，與芯片面積無(wú)關(guān)。8.某10bitSARADC采樣率1MS/s，采用單調(diào)電容切換，其能量消耗與A.參考電壓平方成正比B.采樣電容值成正比C.轉(zhuǎn)換步數(shù)成正比D.輸入信號(hào)幅度成正比答案：A解析：E=?C(Vref)2，每次切換能量與Vref2及電容陣列總值成正比，與步數(shù)無(wú)關(guān)。9.在SystemVerilog斷言中，序列seq_a[1:3]seq_b表示A.seq_b在seq_a之后1–3個(gè)周期內(nèi)發(fā)生一次即可B.seq_b必須緊接seq_a后第1周期發(fā)生C.seq_a與seq_b間隔固定2周期D.seq_a與seq_b重疊1–3周期答案：A解析：[min:max]為時(shí)序窗口，表示后續(xù)序列在1–3周期內(nèi)任意時(shí)刻滿足即可。10.對(duì)于片上網(wǎng)絡(luò)（NoC），虛通道（VC）數(shù)量增加最直接帶來(lái)的副作用是A.路由器面積線性增加B.鏈路帶寬下降C.包延遲一定減小D.死鎖概率降為零答案：A解析：VC需額外緩存與仲裁邏輯，面積近似線性增加；延遲與流量模式相關(guān)，未必下降；死鎖需全局策略才能避免。二、多選題（每題3分，共15分，多選少選均不得分）11.下列技術(shù)可有效降低動(dòng)態(tài)功耗的有A.門控時(shí)鐘B.多閾值電壓C.動(dòng)態(tài)電壓頻率調(diào)整（DVFS）D.寄存器retention答案：A、C解析：門控時(shí)鐘直接降低翻轉(zhuǎn)率；DVFS同時(shí)降低V、F；多閾值與retention主要降低靜態(tài)功耗。12.關(guān)于片上SRAM的良率提升技術(shù)，正確的有A.冗余行替換B.ECC糾錯(cuò)C.字長(zhǎng)壓縮D.自適應(yīng)電壓調(diào)節(jié)答案：A、B、D解析：冗余行/列修復(fù)硬失效；ECC修復(fù)軟錯(cuò)誤；自適應(yīng)電壓可補(bǔ)償老化；字長(zhǎng)壓縮與良率無(wú)直接關(guān)系。13.在模擬版圖匹配中，下列做法正確的有A.共心布局（commoncentroid）B.增加dummy管C.使用叉指結(jié)構(gòu)（interdigitated）D.將匹配管放置在芯片邊緣答案：A、B、C解析：邊緣應(yīng)力大，匹配管應(yīng)遠(yuǎn)離劃片槽，D錯(cuò)誤。14.下列屬于DFT（可測(cè)試性設(shè)計(jì)）結(jié)構(gòu)的有A.JTAGB.BISTC.ScanchainD.Clockgatingcell答案：A、B、C解析：Clockgating為低功耗結(jié)構(gòu)，非DFT。15.在2.5D封裝中，硅中介層（interposer）可提供A.高密度互連B.電源分配網(wǎng)絡(luò)C.熱擴(kuò)散路徑D.有源晶體管答案：A、B、C解析：傳統(tǒng)無(wú)源interposer不含有源器件，D錯(cuò)誤。三、判斷題（每題1分，共10分，正確打“√”，錯(cuò)誤打“×”）16.在亞閾值區(qū)，MOSFET的電流與VGS呈線性關(guān)系。答案：×解析：呈指數(shù)關(guān)系。17.金屬層厚度增加會(huì)降低RC延遲。答案：√解析：R∝1/thickness，C略增，整體RC下降。18.對(duì)于同一工藝，NMOS的1/f噪聲通常高于PMOS。答案：√解析：NMOS載流子為電子，表面態(tài)密度高，1/f噪聲大。19.在數(shù)字綜合時(shí)，設(shè)置過(guò)低的時(shí)鐘不確定性（uncertainty）會(huì)導(dǎo)致過(guò)度優(yōu)化面積。答案：×解析：過(guò)低uncertainty會(huì)讓工具留余量不足，導(dǎo)致過(guò)度插緩沖，面積反而增大。20.采用高階ΔΣADC可提高有效位數(shù)（ENOB），但會(huì)犧牲帶寬。答案：√解析：噪聲整形將帶內(nèi)噪聲推到高頻，需過(guò)采樣，帶寬下降。21.在FinFET中，fin寬度越窄，柵控能力越弱。答案：×解析：越窄柵控越強(qiáng)，短溝道效應(yīng)抑制更好。22.芯片級(jí)ESD保護(hù)設(shè)計(jì)只需在I/Opad加二極管即可，內(nèi)核電路無(wú)需考慮。答案：×解析：內(nèi)核也可能通過(guò)電源/地耦合受ESD沖擊，需全芯片級(jí)協(xié)同設(shè)計(jì)。23.采用極紫外（EUV）光刻可減少多重圖形（multipatterning）步驟。答案：√解析：EUV單次曝光分辨率更高，可簡(jiǎn)化流程。24.在時(shí)序簽核中，若setupslack為負(fù)，可通過(guò)降低電壓修復(fù)。答案：×解析：降低電壓會(huì)減小驅(qū)動(dòng)能力，延遲增大，setup更差。25.對(duì)于高速SerDes，發(fā)送端預(yù)加重（preemphasis）可補(bǔ)償信道損耗。答案：√解析：預(yù)加重提升高頻分量，抵消信道低通特性。四、填空題（每空2分，共20分）26.某65nm工藝下，NMOS閾值電壓Vth=0.35V，亞閾值擺幅S=85mV/dec，則室溫下亞閾值斜率因子n≈____。答案：1.45解析：S=2.3·n·kT/q→n=S/(2.3·25.9mV)=85/59.6≈1.45。27.一個(gè)8bit分段式電流舵DAC，高4位采用二進(jìn)制權(quán)重，低4位采用單位電流源，則單位電流源數(shù)量為_(kāi)___。答案：16解析：低4位需2?=16個(gè)單位源；高4位二進(jìn)制權(quán)重?zé)o需額外單位源。28.若某芯片功耗1.2W，工作電壓0.9V，則平均電流為_(kāi)___mA。答案：1333解析：I=P/V=1.2/0.9=1.333A=1333mA。29.在時(shí)鐘樹(shù)綜合中，若目標(biāo)skew<10ps，采用Htree結(jié)構(gòu)，其延遲主要與____和____有關(guān)。答案：金屬線RC、緩沖器驅(qū)動(dòng)能力解析：Htree延遲由分布式RC與緩沖級(jí)數(shù)決定。30.對(duì)于LPDDR5，其數(shù)據(jù)速率6400Mbps，采用____調(diào)制方式，接口電壓為_(kāi)___V。答案：PAM4、0.5解析：LPDDR56400使用PAM4，VDDQ=0.5V。31.在芯片封裝熱阻模型中，θJA表示____到____的熱阻。答案：結(jié)到環(huán)境解析：JunctiontoAmbient。32.某10mm×10mm芯片，采用0.1mm厚度銅散熱蓋，銅熱導(dǎo)率400W/(m·K)，則一維熱阻為_(kāi)___K/W。答案：0.025解析：R=t/(k·A)=0.1×10?3/(400×10??)=2.5×10?3K/W=0.025K/W。33.在數(shù)字布局中，若標(biāo)準(zhǔn)單元高度為2.1μm，軌道數(shù)7，則單軌道高度為_(kāi)___nm。答案：300解析：2100nm/7=300nm。34.對(duì)于某PLL，參考頻率100MHz，分頻比N=32，則VCO輸出頻率為_(kāi)___GHz。答案：3.2解析：fVCO=N·fREF=32×100MHz=3.2GHz。35.在SPICE仿真中，采用BsimCMG模型用于____晶體管。答案：FinFET/多柵解析：BSIMCMG為CommonMultiGate模型。五、簡(jiǎn)答題（每題8分，共40分）36.簡(jiǎn)述在先進(jìn)工藝下，如何通過(guò)版圖技巧降低OPAMP輸入對(duì)的失調(diào)電壓（Vos）。答案：1.共心交叉（crosscoupled）布局，抵消一階梯度；2.增加dummy管，保證周圍環(huán)境一致；3.采用圓形/八角形結(jié)構(gòu)減少應(yīng)力；4.金屬走線對(duì)稱，避免熱電偶效應(yīng)；5.使用相同取向，避免晶向差異；6.遠(yuǎn)離高功耗模塊，降低熱梯度；7.后仿真提取寄生，進(jìn)行蒙特卡洛分析，微調(diào)尺寸比例。37.描述在2GHz四核SoC中，時(shí)鐘門控（clockgating）插入流程及注意事項(xiàng)。答案：流程：1.RTL級(jí)識(shí)別使能信號(hào)，插入ICG（IntegratedClockGating）單元；2.綜合時(shí)替換傳統(tǒng)與門，生成時(shí)鐘使能時(shí)序；3.CTS階段將ICG視為時(shí)鐘根，平衡分支；4.形式驗(yàn)證確保功能等價(jià)；5.功耗簽核，分析峰值與平均功耗下降比例。注意事項(xiàng)：a.使能信號(hào)需滿足setup/hold，避免毛刺；b.多級(jí)同步，防止異步喚醒；c.保持時(shí)鐘樹(shù)平衡，避免產(chǎn)生新skew；d.對(duì)DFT模式關(guān)閉門控，保證scan移位；e.驗(yàn)證poweraware仿真，確認(rèn)喚醒延遲。38.給出在28nm工藝下，設(shè)計(jì)一款10bit50MS/sSARADC的參考電壓緩沖器指標(biāo)，并說(shuō)明理由。答案：指標(biāo)：1.輸出噪聲<50μVrms（積分至奈奎斯特25MHz），確保SNR>62dB；2.靜態(tài)負(fù)載調(diào)整率<0.1%，50mA階躍下恢復(fù)時(shí)間<5ns；3.輸出阻抗<0.2Ω@1MHz，避免參考跌落造成線性度下降；4.PSRR>60dB@1MHz，抑制數(shù)字電源干擾；5.功耗<2mA，滿足移動(dòng)場(chǎng)景；6.面積<0.02mm2，采用MOM電容分布式布局。理由：SARADC在bitcycling時(shí)抽取電荷，參考需瞬時(shí)提供峰值電流，低輸出阻抗與快速恢復(fù)可減小INL/DNL。39.解釋在FinFET工藝中，自熱效應(yīng)（selfheatingeffect）對(duì)模擬電路的影響，并提出兩種緩解方法。答案：影響：1.載流子遷移率下降，導(dǎo)致電流減小，增益漂移；2.閾值電壓隨溫度漂移，造成偏置點(diǎn)偏移；3.局部熱梯度增加失配，降低精度；4.可靠性下降，BTI加劇。緩解：a.增加fin數(shù)量、降低單fin電流密度，分散熱源；b.采用周期性dummyfin，提高熱導(dǎo)路徑；c.使用寬金屬層與過(guò)孔陣列，將熱量快速導(dǎo)向襯底；d.電路級(jí)采用共源共柵結(jié)構(gòu)，降低單管功耗；e.動(dòng)態(tài)偏置反饋，實(shí)時(shí)補(bǔ)償溫度漂移。40.給出在芯片級(jí)ESD防護(hù)中，CDM（ChargedDeviceModel）與HBM（HumanBodyModel）測(cè)試差異，并列出CDM設(shè)計(jì)要點(diǎn)。答案：差異：1.HBM模擬人體放電，上升時(shí)間~10ns，峰值電流~1.3A@2kV；2.CDM模擬芯片自身帶電后接地，上升時(shí)間<400ps，峰值電流>10A，能量集中在1–2ns。設(shè)計(jì)要點(diǎn)：a.電源鉗位響應(yīng)<200ps，采用ggNMOS+RC觸發(fā)；b.I/O采用雙向二極管+電源鉗位，縮短放電路徑；c.金屬走線寬>20μm，減少電感壓降；d.避免共用ESD總線，減少同步開(kāi)關(guān)噪聲；e.對(duì)高速SerDes，采用局部深nwell隔離，防止閂鎖。六、計(jì)算與綜合題（共35分）41.（10分）某單端反相器鏈驅(qū)動(dòng)5pF負(fù)載，輸入電容Cin=2fF，求最優(yōu)級(jí)數(shù)N與每級(jí)尺寸，使延遲最小。答案：最優(yōu)級(jí)數(shù)N=ln(CL/Cin)/lnγ，γ≈3.6，N=ln(5×10?12/2×10??)/ln3.6≈ln2500/1.28≈7.8/1.28≈6.1→取6級(jí)。尺寸比例：總放大倍數(shù)2500，每級(jí)放大γ=2500^(1/6)≈3.6。第一級(jí)1×，第二級(jí)3.6×，…，第六級(jí)3.6?≈604×。最小延遲：tmin=N·tinv·γ≈6×15ps×3.6≈324ps。42.（12分）設(shè)計(jì)一款帶隙基準(zhǔn)（BGR），要求輸出電壓VBG=1.2V，溫度系數(shù)<10ppm/℃，電源電壓1.8V，工藝28nm。a.給出核心電路架構(gòu)；b.計(jì)算電阻比例，使室溫下溫度系數(shù)抵消；c.估算功耗。答案：a.采用Brokaw結(jié)構(gòu)：運(yùn)算放大器+PNP（襯底寄生）二極管+電阻網(wǎng)絡(luò)。b.設(shè)ΔVBE=VTln(n)，n=8，VT=26mV@300K，ΔVBE=54mV。令I(lǐng)PTAT=ΔVBE/R1，VBE2=VBE1+IPTAT·R2，零溫度系數(shù)條件：?VBG/?T=0→R2/R1=ln(n)·k/q/(TCVBE–