2025年集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)考試試題與答案一、單項(xiàng)選擇題（每題2分，共20分）1.在CMOS反相器直流特性曲線中，當(dāng)輸入電壓VIN等于閾值電壓VTH時(shí)，輸出電壓VOUT最接近下列哪一數(shù)值？A.0VB.VDD/2C.VDDD.2VDD答案：B解析：CMOS反相器在VIN=VTH時(shí)，PMOS與NMOS同時(shí)導(dǎo)通，形成最大短路電流，輸出處于高增益區(qū)，其直流工作點(diǎn)近似為VDD/2，此時(shí)曲線斜率最大。2.某65nm工藝下，單位面積柵氧電容Cox=12fF/μm2，若NMOS寬長(zhǎng)比W/L=0.5μm/0.06μm，則其柵電容CG約為A.0.36fFB.0.72fFC.1.44fFD.2.88fF答案：C解析：CG=Cox·WL=12fF/μm2×0.5μm×0.06μm=0.36fF，但需含邊緣電容修正，65nm工藝邊緣電容約占總量30%，故CG≈1.3×0.36≈0.47fF，再乘覆蓋電容系數(shù)3.1，得1.44fF。3.在數(shù)字標(biāo)準(zhǔn)單元庫(kù)中，建立時(shí)間（setuptime）與下列哪一參數(shù)呈近似線性反比關(guān)系？A.時(shí)鐘上升沿斜率B.數(shù)據(jù)路徑延遲C.單元驅(qū)動(dòng)能力D.電源電壓答案：A解析：建立時(shí)間定義為數(shù)據(jù)需在時(shí)鐘沿前穩(wěn)定的最小時(shí)間。時(shí)鐘沿越陡（上升斜率大），觸發(fā)器內(nèi)部節(jié)點(diǎn)翻轉(zhuǎn)更快，所需建立時(shí)間縮短，二者近似線性反比。4.采用四相非重疊時(shí)鐘的動(dòng)態(tài)邏輯，其最大求值頻率主要受限于A.預(yù)充管導(dǎo)通電阻B.求值管漏極擴(kuò)散電容C.電荷分享噪聲容限D(zhuǎn).保持器（keeper）爭(zhēng)用電流答案：D解析：非重疊時(shí)鐘保證預(yù)充與求值無(wú)沖突，但保持器需補(bǔ)償漏電流，若頻率過(guò)高，keeper來(lái)不及補(bǔ)足電荷，導(dǎo)致動(dòng)態(tài)節(jié)點(diǎn)電壓跌落，功能失效。5.在65nm以下工藝中，SRAM位線采用分層（hierarchical）位線結(jié)構(gòu)的主要目的是A.減小位線總電容B.提高單元讀寫速度C.降低位線漏電流D.抑制隨機(jī)摻雜波動(dòng)答案：A解析：分層結(jié)構(gòu)通過(guò)局部短位線+全局開(kāi)關(guān)，使每次激活的位線電容大幅下降，從而縮短延時(shí)，同時(shí)保持陣列容量。6.對(duì)于一款8bitSARADC，若采樣速率為100MS/s，則其比較器最低所需帶寬約為A.50MHzB.100MHzC.200MHzD.400MHz答案：D解析：SARADC每周期完成一次比較，比較器需在1/2時(shí)鐘周期內(nèi)建立到0.5LSB精度，故時(shí)間常數(shù)τ≤T/14，對(duì)應(yīng)帶寬BW≥0.35/τ≈4×fs=400MHz。7.在PLL中，若VCO增益KVCO=600MHz/V，環(huán)路帶寬fC=1MHz，則環(huán)路濾波器電阻R約為A.1kΩB.3kΩC.10kΩD.30kΩ答案：B解析：由fC=KVCO·Icp·R/(2π·N)，設(shè)Icp=20μA，N=60，則R=2π·N·fC/(KVCO·Icp)≈3.14kΩ。8.采用TSV的三維IC中，引起熱機(jī)械可靠性失效的首要應(yīng)力來(lái)源是A.TSV與Si熱膨脹系數(shù)差B.TSV與BEOLCu熱膨脹系數(shù)差C.芯片封裝界面剪切D.微凸點(diǎn)電遷移答案：A解析：CuTSV與Si的CTE差約15×10??/K，溫度循環(huán)時(shí)產(chǎn)生巨大軸向拉壓應(yīng)力，導(dǎo)致keepoutzone內(nèi)器件遷移率漂移甚至裂紋。9.在28nmFDSOI工藝中，實(shí)現(xiàn)體偏置（bodybias）調(diào)制閾值電壓，其最大可調(diào)范圍約A.±50mVB.±100mVC.±200mVD.±500mV答案：C解析：FDSOI超薄BOX使體效應(yīng)系數(shù)γ≈0.15V^0.5，允許±3V體偏，對(duì)應(yīng)ΔVTH≈±200mV，兼顧功耗與性能。10.對(duì)于基于NoC的多核系統(tǒng)，采用虛通道（virtualchannel）技術(shù)主要解決A.線長(zhǎng)延遲B.頭阻塞（headoflineblocking）C.串?dāng)_噪聲D.時(shí)鐘偏移答案：B解析：虛通道將單物理鏈路分時(shí)復(fù)用為多條邏輯通道，使不同數(shù)據(jù)包可并行傳輸，避免頭阻塞，提高吞吐。二、多項(xiàng)選擇題（每題3分，共15分；多選少選均不得分）11.下列哪些技術(shù)可有效抑制亞閾值CMOS邏輯中的工藝波動(dòng)引起的延時(shí)變化？A.自適應(yīng)體偏B.統(tǒng)計(jì)靜態(tài)時(shí)序分析（SSTA）C.多閾值電壓?jiǎn)卧煊肈.溫度反偏（reversebodybias）答案：A、C、D解析：SSTA為分析方法而非抑制技術(shù)；自適應(yīng)體偏與反向體偏可動(dòng)態(tài)修正VTH；多VTH混用可在不同路徑上平衡波動(dòng)。12.關(guān)于DPLL與APLL的比較，正確的是A.DPLL抖動(dòng)峰值一定低于APLLB.APLL對(duì)電源噪聲更敏感C.DPLL可實(shí)現(xiàn)任意小數(shù)分頻D.APLL環(huán)路濾波器可用片上無(wú)源器件實(shí)現(xiàn)答案：B、C、D解析：DPLL抖動(dòng)受限于TDC量化噪聲，不一定更低；APLLVCO直接受電源調(diào)制；ΔΣ小數(shù)分頻僅DPLL可實(shí)現(xiàn)；APLL濾波器可用RC/LC。13.在布局布線階段，造成IRdrop超標(biāo)的可能原因有A.電源網(wǎng)格局部過(guò)孔密度不足B.同時(shí)切換輸出（SSO）過(guò)多C.封裝鍵合線電感過(guò)大D.時(shí)鐘樹(shù)插入延遲過(guò)長(zhǎng)答案：A、B、C解析：IRdrop與電源網(wǎng)絡(luò)電阻、電流峰值、封裝電感相關(guān)；時(shí)鐘樹(shù)延遲與IRdrop無(wú)直接因果。14.下列哪些屬于FinFET相比平面CMOS的固有優(yōu)勢(shì)？A.亞閾值擺幅更接近60mV/decB.短溝道效應(yīng)減弱C.柵極漏電流降低D.寄生結(jié)電容減小答案：A、B、C解析：FinFET三維柵控使亞閾值擺幅≈65mV/dec；短溝道效應(yīng)受抑；柵漏因高κ/金屬柵降低；但源漏擴(kuò)展區(qū)三維交疊使寄生電容反而略增。15.關(guān)于片上LDO穩(wěn)壓器，下列說(shuō)法正確的是A.片外負(fù)載電容越大，環(huán)路穩(wěn)定性越易保證B.采用Miller補(bǔ)償可減小輸出電容需求C.負(fù)載電流階躍時(shí)，undershoot與帶寬成反比D.功率管尺寸由最大負(fù)載電流與過(guò)驅(qū)動(dòng)電壓決定答案：B、C、D解析：片外大電容引入ESR零點(diǎn)，但芯片需省面積，Miller補(bǔ)償用內(nèi)部電容等效大增益級(jí)；undershoot≈ΔI/(2π·BW·Cout)；功率管尺寸W=2I/(μCox(VGSVTH)2)。三、填空題（每空2分，共20分）16.某65nm工藝下，NMOS閾值電壓VTH0=0.35V，體效應(yīng)系數(shù)γ=0.18V^0.5，2ΦF=0.88V。若源極電壓VS=0.4V，則有效閾值電壓VTH=____V。（保留兩位小數(shù)）答案：0.44解析：VTH=VTH0+γ(√(2ΦF+VS)√(2ΦF))=0.35+0.18(√1.28√0.88)=0.35+0.18×0.51≈0.44V。17.一個(gè)512×512的8TSRAM陣列，采用列交錯(cuò)（columninterleaved）8路，每列位線總電容200fF，若讀訪問(wèn)時(shí)位線擺幅為200mV，則單次讀消耗的動(dòng)態(tài)功耗為_(kāi)___pJ。（VDD=1V）答案：20.48解析：?jiǎn)温芳せ铍娙?200fF/8=25fF，功耗=C·V2=25fF×(0.2V)2=1pJ，共512列同時(shí)讀，總功耗=512×1pJ×2（差動(dòng)）=20.48pJ。18.在65nm工藝中，單位長(zhǎng)度線電容為0.2fF/μm，若全局時(shí)鐘線長(zhǎng)5mm，采用中繼器（repeater）分段，每段最大長(zhǎng)度lmax=1mm，則總中繼器數(shù)目為_(kāi)___。答案：4解析：需分段數(shù)=?5/1?1=4，即插入4個(gè)中繼器。19.某ΔΣADC采用三階CIFF結(jié)構(gòu)，過(guò)采樣率OSR=64，理想信噪比SNR=____dB。（假設(shè)量化器1bit，NTF為理想高通）答案：109解析：三階1bitΔΣSNR≈6.02+1.76+30log??(OSR)20log??(π3/3)=7.78+30×1.8110.3≈109dB。20.若TSV直徑10μm，高度100μm，Cu電阻率ρ=17nΩ·m，則單根TSV電阻為_(kāi)___mΩ。（忽略擴(kuò)散區(qū)）答案：21.7解析：R=ρ·h/A=17×10??·100×10??/(π·(5×10??)2)=21.7mΩ。四、簡(jiǎn)答題（每題8分，共24分）21.簡(jiǎn)述FinFET工藝中“寬度量化”對(duì)模擬電路設(shè)計(jì)的影響，并給出兩種補(bǔ)償方法。答案：FinFET的鰭片高度固定，有效寬度以整數(shù)倍鰭數(shù)量化，導(dǎo)致晶體管跨導(dǎo)gm與漏電流ID無(wú)法連續(xù)調(diào)節(jié)，嚴(yán)重限制模擬電路增益、帶寬、功耗的精細(xì)權(quán)衡。補(bǔ)償方法：1)采用多指并聯(lián)+開(kāi)關(guān)選通，通過(guò)數(shù)字控制實(shí)現(xiàn)偽連續(xù)寬調(diào)；2)利用可編程電阻退化（sourcedegeneration）或電流鏡陣列，在固定鰭數(shù)下調(diào)節(jié)等效gm。22.解釋時(shí)鐘門控（clockgating）中“毛刺”（glitch）產(chǎn)生的機(jī)理，并給出一種RTL級(jí)防止方案。答案：當(dāng)使能信號(hào)EN與時(shí)鐘CLK在組合邏輯中相遇，若EN在CLK高電平期間翻轉(zhuǎn)，則與門輸出產(chǎn)生窄毛刺，導(dǎo)致誤觸發(fā)寄存器。RTL級(jí)防止：采用鎖存器+與門結(jié)構(gòu)（latchbasedgating），在CLK低電平期間鎖存EN，確保EN穩(wěn)定后才與下一周期CLK相與，徹底消除毛刺。23.比較片上網(wǎng)絡(luò)（NoC）中蟲洞（wormhole）與虛切（virtualcutthrough）路由的緩存需求與延遲特性。答案：蟲洞只在頭片（headerflit）階段進(jìn)行路由決策，后續(xù)數(shù)據(jù)片緊隨，節(jié)點(diǎn)僅需緩存少量flit，面積小，但阻塞時(shí)整條路徑被占；虛切要求節(jié)點(diǎn)緩存整個(gè)數(shù)據(jù)包，若下一跳忙則整個(gè)包暫存，延遲低但緩存大。綜上，蟲洞緩存小、延遲高波動(dòng)；虛切緩存大、延遲確定。五、計(jì)算與綜合題（共41分）24.（10分）設(shè)計(jì)一款28nm1.0V電源的CMOS反相器鏈，驅(qū)動(dòng)負(fù)載電容CL=500fF，第一級(jí)輸入電容Cin=1fF，要求最小延時(shí)，求：(1)最優(yōu)級(jí)數(shù)N；(2)每級(jí)最優(yōu)尺寸放大因子α；(3)總最小延時(shí)tmin。答案：(1)N=ln(CL/Cin)/lnα≈ln500/ln3.6≈5.4→取6級(jí)；(2)α=e^(ln(CL/Cin)/N)=e^(6.21/6)=2.8；(3)tmin=N·tinv·(1+α)/α=6×7ps×1.36≈57ps。解析：采用經(jīng)典反相器鏈FO4模型，tinv=7ps為28nm本征延時(shí)，最優(yōu)α=e，但級(jí)數(shù)需整數(shù)，重新迭代得α=2.8，tmin略增。25.（10分）某10bit100MS/sSARADC采用單調(diào)開(kāi)關(guān)（monotonicswitching）結(jié)構(gòu)，參考電壓VREF=1V，輸入信號(hào)為滿幅正弦，求：(1)理論SNDR；(2)若比較器噪聲r(shí)ms=0.2LSB，求實(shí)際SNDR；(3)比較器所需最小增益。答案：(1)理想SNDR=6.02×10+1.76=61.96dB；(2)總噪聲=√(q2/12+(0.2LSB)2)=0.21LSB，SNDR=61.9620log??(0.21/0.29)=59.5dB；(3)最小增益需使比較器輸出在1LSB差分時(shí)建立到0.5LSB精度，增益A>VREF/(2^10×0.5LSB)=2×103。26.（11分）給定一個(gè)三階Chebyshev型CTΔΣ調(diào)制器，帶寬BW=2MHz，時(shí)鐘fs=128MHz，目標(biāo)SNDR=80dB，求：(1)所需量化器位數(shù)B；(2)若采用電流舵DAC，其單位電流源匹配σ(ΔI/I)需優(yōu)于多少？（假設(shè)匹配誤差為SNDR主導(dǎo)）答案：(1)三階OSR=32，理想1bitSNR=6.02+1.76+30log??32≈68dB，不足，需多bit，設(shè)B=3，則SNR=6.02×3+1.76+30log??3210log??(2B1)=18+1.76+454.8≈80dB；(2)多bitDAC匹配要求σ(ΔI/I)<1/(2^B·√2·10^(SNDR/20))=1/(8·√2·10?)=0.009%，即90ppm。27.（10分）某16nmFinFET工藝，8TSRAM單元讀端口NMOS鰭數(shù)2，VDD=0.8V，閾值波動(dòng)σVTH=30mV，要求讀失效概率<10??，求：(1)所需位線擺幅ΔVBL；(2)若位線電容200fF，則讀電流Iread需大于多少？（假設(shè)讀時(shí)間tR=500ps）答案：(1)失效概率10??對(duì)應(yīng)±5.6σ，ΔVBL>5.6×σVBL，σVBL=σVTH·(1CR/2)=30mV×0.8=24mV，故ΔVBL>134mV；(2)Iread=C·ΔVBL/tR=200fF×0.134V/500ps≈53.6μA。六、設(shè)計(jì)分析題（共30分）28.（15分）請(qǐng)?jiān)O(shè)計(jì)一款28nm0.9V、輸出1V、負(fù)載050mA的片上LDO，要求：靜態(tài)電流IQ<5μA負(fù)載階躍50mA/100ns下，undershoot<50mV片外電容1μF，ESR=10mΩ給出：(1)環(huán)路帶寬與輸出電容關(guān)系；(2)功率管尺寸與過(guò)驅(qū)動(dòng)電壓；(3)米勒補(bǔ)償電容與電阻取值；(4)輕載穩(wěn)定性措施。答案：(1)由undershoot=ΔI/(2π·BW·C)<50mV，得BW>50mA/(2π×1μF×50mV)