5.1.觸發(fā)器5.1.1基本概念：能夠存儲１位二值信號的基本單元電路。5.1.2特點：（1）有兩個穩(wěn)定的狀態(tài)：０和１。（2）在適當輸入信號作用下，可從一種狀態(tài)翻轉(zhuǎn)到另一種狀態(tài)；（3）在輸入信號取消后，能將獲得的新狀態(tài)保存下來。觸發(fā)器是時序邏輯電路中最基本的電路元件，它是由門電路合理連接而成，具有記憶功能十進制計數(shù)器的制作27一月20265.1.3觸發(fā)器的現(xiàn)態(tài)和次態(tài)現(xiàn)態(tài)：加入輸入信號之前觸發(fā)器輸出端的狀態(tài)，用Ｑn表示。次態(tài)：加入輸入信號之后觸發(fā)器輸出端的狀態(tài)，用Ｑn+1表示。5.1.4觸發(fā)器邏輯功能描述方法①功能表（特性表）②特性方程③狀態(tài)圖④波形圖6.時序邏輯電路27一月2026按結(jié)構(gòu)可分為RS鎖存器邊沿觸發(fā)觸發(fā)器電平觸發(fā)的觸發(fā)器脈沖觸發(fā)的觸發(fā)器5.1.5觸發(fā)器分類按邏輯功能可分為RS觸發(fā)器JK觸發(fā)器D觸發(fā)器T和T′觸發(fā)器6.時序邏輯電路27一月20265.1.6基本RS觸發(fā)器電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，6.時序邏輯電路27一月2026（1）由與非門組成的基本RS觸發(fā)器10010

10①R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復位。R端稱為觸發(fā)器的置0端或復位端。下一頁返回6.時序邏輯電路27一月20260110②R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。1

016.時序邏輯電路27一月20261110③R=1、S=1時：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現(xiàn)了觸發(fā)器具有記憶能力。1

1不變10下一頁返回6.時序邏輯電路27一月202600110

0不定？④R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。6.時序邏輯電路27一月2026功能表6.時序邏輯電路由卡諾圖可得出其邏輯表達式為約束條件27一月2026（d）工作波形不定狀態(tài)例5.1：由與非門組成的基本RS觸發(fā)器的輸入波形如圖所示，試畫出輸出波形圖（假設(shè)初始狀態(tài)為0）。6.時序邏輯電路01101100010101不定×（c）特性表6.時序邏輯電路（a)邏輯圖（b）邏輯符號（2）由或非門組成的基本RS觸發(fā)器0001111001（d）卡諾圖112.基本R-S觸發(fā)器（或非門構(gòu)成）01101100010101不定×（c）特性表1××S（e）特性方程約束條件6.時序邏輯電路基本RS觸發(fā)器的特點（1）觸發(fā)器的次態(tài)不僅與輸入信號狀態(tài)有關(guān)，而且與觸發(fā)器的現(xiàn)態(tài)有關(guān)。（2）電路具有兩個穩(wěn)定狀態(tài)，在無外來觸發(fā)信號作用時，電路將保持原狀態(tài)不變。（3）在外加觸發(fā)信號有效時，電路可以觸發(fā)翻轉(zhuǎn)，實現(xiàn)置0或置1。（4）在穩(wěn)定狀態(tài)下兩個輸出端的狀態(tài)和必須是互補關(guān)系，即有約束條件。在數(shù)字電路中，凡根據(jù)輸入信號R、S情況的不同，具有置0、置1和保持功能的電路，都稱為RS觸發(fā)器。下一頁返回6.時序邏輯電路27一月20265.1.7同步RS觸發(fā)器R'S'CP＝0時，R'=S'=1，觸發(fā)器保持原來狀態(tài)不變。CP＝1時，工作情況與基本RS觸發(fā)器相同。下一頁返回6.時序邏輯電路27一月2026功能表下一頁返回6.時序邏輯電路特征方程：27一月2026（CP=1期間）主要特點波形圖（1）時鐘電平控制。在CP＝1期間接收輸入信號，CP＝0時狀態(tài)保持不變，與基本RS觸發(fā)器相比，對觸發(fā)器狀態(tài)的轉(zhuǎn)變增加了時間控制。（2）R、S之間有約束。不能允許出現(xiàn)R和S同時為1的情況，否則會使觸發(fā)器處于不確定的狀態(tài)。不變不變不變不變不變不變置1置0置1置0不變下一頁返回6.時序邏輯電路27一月2026保持置1保持置1保持置0保持置1保持置0保持練習：根據(jù)同步RS觸發(fā)器的輸入波形圖畫出輸出波形圖（假設(shè)輸出的初始狀態(tài)為0）6.時序邏輯電路圖5.1.4同步JK觸發(fā)器（a）電路結(jié)構(gòu)（b）邏輯符號

6.時序邏輯電路5.1.8同步JK觸發(fā)器27一月2026為了克服同步RS觸發(fā)器在時出現(xiàn)不定狀態(tài)，將觸發(fā)器輸出端的狀態(tài)反饋到輸入端，這樣，G3和G4的輸出不會同時出現(xiàn)0，從而避免了不定狀態(tài)的出現(xiàn)。這便是同步JK觸發(fā)器，J和K為信號輸入端。表5.1.3同步JK觸發(fā)器的狀態(tài)真值表6.時序邏輯電路輸入

輸出 邏輯功能

JK CP=0 CP=1 000 保持 0 保持

001 1 010 0 置0011 0 100 1置1101 1 110 1翻轉(zhuǎn)

111 0 27一月20260001111001（d）卡諾圖1111（e）特性方程0001×（b）特性表0101010×1110110（

CP=1期間有效

）CP=1期間27一月20265.1.8同步JK觸發(fā)器6.時序邏輯電路5.1.9主從觸發(fā)器1、主從JK觸發(fā)器的結(jié)構(gòu)（a）電路結(jié)構(gòu)（b）邏輯符號6.時序邏輯電路反饋線

CPQJKQ

CI1J1K27一月2026波形圖6.時序邏輯電路主從JK觸發(fā)器可以很好的克服空翻，但工作速度慢、抗干擾能力差。邊沿觸發(fā)器可以克服這一缺點，提高抗干擾能力，且工作速度快，因而得到廣泛應用。27一月2026解：在CP高電平時，觸發(fā)器翻轉(zhuǎn)，根據(jù)同步RS觸發(fā)器的功能表即可畫出和端的波形，如圖5.1.4所示。圖5.1.4Q例5.2已知同步RS觸發(fā)器的時鐘信號和輸入信號如圖所示，試畫出輸出端的波形，設(shè)觸發(fā)器的初態(tài)為=0。6.時序邏輯電路27一月2026RSCP由同步觸發(fā)器的分析可以看出，當CP=1時，輸入信號改變，信號器的輸出狀態(tài)就會改變。我們希望每來一個CP脈沖，觸發(fā)器只翻轉(zhuǎn)一次，多余的變化是我們不需要的。在同一個CP作用期間觸發(fā)器發(fā)生多余的變化稱為空翻。同步觸發(fā)器都存在空翻問題，采用主從結(jié)構(gòu)可以很好克服空翻。6.時序邏輯電路27一月20265.1.8JK觸發(fā)器同步JK觸發(fā)器主從JK觸發(fā)器邊沿JK觸發(fā)器優(yōu)點：克服了同步RS觸發(fā)器的不定狀態(tài)。缺點：存在空翻現(xiàn)象優(yōu)點：主從JK觸發(fā)器可以很好的克服空翻，缺點：工作速度慢、抗干擾能力差。優(yōu)點：克服了空翻，抗干擾能力強，且工作速度快。因而得到廣泛應用。6.時序邏輯電路圖5.1.4同步JK觸發(fā)器（a）電路結(jié)構(gòu)（b）邏輯符號

6.時序邏輯電路主從JK觸發(fā)器的結(jié)構(gòu)（a）電路結(jié)構(gòu)（b）邏輯符號反饋線

CPQJKQ

CI1J1K6.時序邏輯電路

邊沿JK觸發(fā)器只在時鐘脈沖的上升沿或下降沿才接收信號，并按輸入信號翻轉(zhuǎn)，而在其它時刻，觸發(fā)器將保持狀態(tài)不變，這樣的觸發(fā)器稱為邊沿觸發(fā)器。邊沿JK觸發(fā)器的邏輯功能與同步JK觸發(fā)器和主從JK觸發(fā)器相同，它們的特性表、特性方程都相同。6.時序邏輯電路27一月2026Qn10011100Qn01

Qn

CPJ

K

Qn

Qn+1

0001101101010101

×

×

×

×

JK觸發(fā)器特性表(保持功能)

(置“0”功能)

(置“1”功能)(翻轉(zhuǎn)功能)特性方程（CP下降沿有效）6.時序邏輯電路27一月2026已知上升沿觸發(fā)的JK觸發(fā)器的CP、J、K的波形如圖所示，畫出輸出Q的波形圖(初始狀態(tài)為0）。置0保持置1保持保持翻轉(zhuǎn)置1置06.時序邏輯電路翻轉(zhuǎn)置0保持置1翻轉(zhuǎn)翻轉(zhuǎn)已知下降沿觸發(fā)的JK觸發(fā)器的CP、J、K的波形圖如圖所示，請畫出輸出波形圖（初始狀態(tài)為0）。6.時序邏輯電路5.1.11邊沿D觸發(fā)器6.時序邏輯電路電路結(jié)構(gòu)邏輯符號27一月2026邊沿D觸發(fā)器的特性方程為

（5.3.1）由于D觸發(fā)器只保存最新輸入狀態(tài)的功能，所以又稱D鎖存器。功能表置0置1解：D觸發(fā)器是上升沿觸發(fā)方式，既在CP的上升沿時刻接收信息并鎖存于內(nèi)部。所以D觸發(fā)器的新狀態(tài)僅取決于CP上升沿來臨前瞬時的D信號。與D觸發(fā)器的原狀態(tài)無關(guān)。CPD

圖5.3.2例5.3.1波形圖例5.3.1

某上升沿觸發(fā)的邊沿D觸發(fā)器，時鐘脈沖CP和輸入信號D的波形如圖5.3.2所示，試畫出輸出端Q的波形（初始狀態(tài)為0）。6.時序邏輯電路27一月2026Q5.1.12觸發(fā)器邏輯功能的轉(zhuǎn)換在雙穩(wěn)態(tài)觸發(fā)器中，除了RS觸發(fā)器和JK觸發(fā)器外，根據(jù)電路結(jié)構(gòu)和工作原理的不同，還有眾多具有不同邏輯功能的觸發(fā)器。根據(jù)實際需要，可將某種邏輯功能的觸發(fā)器經(jīng)過改接或附加一些門電路后，轉(zhuǎn)換為另一種邏輯功能的觸發(fā)器。6.時序邏輯電路27一月2026JK觸發(fā)器→D觸發(fā)器6.時序邏輯電路27一月2026JK觸發(fā)器→T觸發(fā)器6.時序邏輯電路27一月2026JK觸發(fā)器→T＇觸發(fā)器T＇觸發(fā)器的邏輯功能：每來一個時鐘脈沖翻轉(zhuǎn)一次。D觸發(fā)器→T＇觸發(fā)器6.時序邏輯電路27一月2026在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器只能并行送入數(shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。5.2.3寄存器6.時序邏輯電路27一月20265.2.１數(shù)碼寄存器無論寄存器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3，就立即被送入進寄存器中，即有：6.時序邏輯電路27一月20265.2.2移位寄存器（1）4位右移移位寄存器并行輸出在存數(shù)操作之前，先用RD（負脈沖）將各個觸發(fā)器清零。當出現(xiàn)第1個移位脈沖時，待存數(shù)碼的最高位和4個觸發(fā)器的數(shù)碼同時右移1位，即待存數(shù)碼的最高位存入Q0，而寄存器原來所存數(shù)碼的最高位從Q3輸出；出現(xiàn)第2個移位脈沖時，待存數(shù)碼的次高位和寄存器中的4位數(shù)碼又同時右移1位。依此類推，在4個移位脈沖作用下，寄存器中的4位數(shù)碼同時右移4次，待存的4位數(shù)碼便可存入寄存器。6.時序邏輯電路27一月20266.時序邏輯電路27一月2026011100110001并行輸出（2）4位左移移位寄存器6.時序邏輯電路27一月20266.時序邏輯電路27一月20265.2時序邏輯電路的分析組合邏輯電路的基本元件是基本邏輯門，不具有記憶功能。時序邏輯電路的基本元件是觸發(fā)器，具有記憶功能。時序邏輯電路按其觸發(fā)器翻轉(zhuǎn)的次序分為：①同步時序邏輯電路②異步時序邏輯電路時序邏輯電路的基本功能電路有：①寄存器②計數(shù)器同步時序邏輯電路的工作速度高于異步時序邏輯電路，但結(jié)構(gòu)往往比時序邏輯電路復雜。5.2.1時序邏輯電路的分類及狀態(tài)描述6.時序邏輯電路27一月20265.2時序邏輯電路的分析時序邏輯電路的功能常用的表示方法：①邏輯方程式：輸出方程、驅(qū)動方程、狀態(tài)方程②狀態(tài)轉(zhuǎn)換表：是將時序邏輯電路的輸入信號、電路的原狀態(tài)和電路的輸出信號、電路的新狀態(tài)用表格的形式表示出來③狀態(tài)轉(zhuǎn)換圖：是將電路的各種狀態(tài)以及相應的轉(zhuǎn)換條件用圖形表示出來。④時序圖：也稱工作波形圖，是將在時鐘脈沖的作用下輸出狀態(tài)隨輸入信號、電路的原狀態(tài)變化而變化的過程用波形圖表示出來。5.2.2時序邏輯電路的分析方法①確定時序電路的工作方式②寫驅(qū)動方程、狀態(tài)方程、輸出方程③列狀態(tài)轉(zhuǎn)換表④畫狀態(tài)轉(zhuǎn)換圖⑥分析得出電路的邏輯功能⑤畫時序圖時序邏輯電路的分析步驟：6.時序邏輯電路27一月20265.2.4.計數(shù)器能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器加法計數(shù)器同步計數(shù)器異步計數(shù)器減法計數(shù)器可逆計數(shù)器加法計數(shù)器減法計數(shù)器可逆計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器······6.時序邏輯電路27一月20261.同步時序電路分析舉例例5.3.1分析所示電路的邏輯功能。[解](1)三個同步觸發(fā)的下降沿JK觸發(fā)器：CP統(tǒng)一控制CP0、CP1、CP2，三觸發(fā)器一同翻轉(zhuǎn)。27一月20266.時序邏輯電路1.同步時序電路分析舉例6.時序邏輯電路27一月2026[解](2)驅(qū)動方程27一月20261.同步時序電路分析舉例例5.4.1分析所示電路的邏輯功能。(4)輸出方程6.時序邏輯電路[解](2)驅(qū)動方程（3）狀態(tài)方程：將驅(qū)動方程代入JK觸發(fā)器特性方程中，得：27一月2026(5)狀態(tài)轉(zhuǎn)換表6.時序邏輯電路（6）狀態(tài)轉(zhuǎn)換圖任一無效狀態(tài)都在有限個時鐘脈沖的作用下進入有效循環(huán)中，這種電路稱為能夠自啟動的時序邏輯電路，否則稱為不能自啟動。6.時序邏輯電路27一月2026（7）狀態(tài)時序圖（8）邏輯功能分析：由狀態(tài)表、狀態(tài)轉(zhuǎn)換圖和時序圖均可看出，此電路有6個有效工作狀態(tài)，在時鐘脈沖CP的作用下，電路狀態(tài)從000-101反復循環(huán)，同時輸出端C輸出進位信號，所以此電路為同步六進制計數(shù)器。6.時序邏輯電路2.異步時序電路分析舉例6.時序邏輯電路27一月2026解：（1）三個異步觸發(fā)的下降沿JK觸發(fā)器例5.3.2分析所示電路的邏輯功能。解：J0=K0=1,J1=K1=1，J2=K2=1（2）驅(qū)動方程（3）輸出方程6.時序邏輯電路27一月2026（4）波形圖F0每輸入一個時鐘脈沖翻轉(zhuǎn)一次。F1在Q0由1變0時翻轉(zhuǎn)。F2在Q1由1變0時翻轉(zhuǎn)。6.時序邏輯電路27一月2026CP1=Q0CP2=Q1（5）轉(zhuǎn)換狀態(tài)表6.時序邏輯電路27一月2026

（6）電路的狀態(tài)轉(zhuǎn)換圖CP10000012001010301001140111005100101610111071101118111000000001010011111110100101Q2Q1Q0（7）從狀態(tài)表或波形圖可以看出，從狀態(tài)000開始，每來一個計數(shù)脈沖，計數(shù)器中的數(shù)值便加1，輸入8個計數(shù)脈沖時，就計滿歸零，所以作為整體，該電路也可稱為八進制計數(shù)器。這種結(jié)構(gòu)特點的計數(shù)器稱為異步計數(shù)器。異步計數(shù)器結(jié)構(gòu)簡單，但計數(shù)速度較慢。同步計數(shù)器結(jié)構(gòu)較復雜，但計數(shù)速度快。6.時序邏輯電路27一月20266.時序邏輯電路27一月2026練習：試分析下圖邏輯電路的功能。解：（1）三個異步觸發(fā)的上升沿D觸發(fā)器（2）驅(qū)動方程（3）狀態(tài)方程：將驅(qū)動方程代入特性方程中，得：6.時序邏輯電路27一月2026CP1=Q0CP2=Q1（4）波形圖6.時序邏輯電路27一月2026（5）狀態(tài)轉(zhuǎn)換表6.時序邏輯電路27一月2026000001010011111110100101Q2Q1Q0（6）狀態(tài)轉(zhuǎn)換圖（8）由波形圖、狀態(tài)表、狀態(tài)轉(zhuǎn)換圖可以分析得出該邏輯電路實現(xiàn)3位異步二進制減法計數(shù)功能。6.時序邏輯電路27一月20265.3十進制計數(shù)器(1)同步十進制加法計數(shù)器(1)四個同步觸發(fā)的下降沿JK觸發(fā)器：CP統(tǒng)一控制CP0、CP1、CP2、CP3、，四觸發(fā)器一同翻轉(zhuǎn)。6.時序邏輯電路(2)驅(qū)動方程：6.時序邏輯電路27一月2026（3）狀態(tài)方程：將驅(qū)動方程代入JK觸發(fā)器特性方程中，得：6.時序邏輯電路（4）狀態(tài)轉(zhuǎn)換表27一月20266.時序邏輯電路（5）狀態(tài)轉(zhuǎn)換圖0000100100011000001000110111011001000101Q3Q2Q1Q027一月2026（6）時序圖（8）邏輯功能分析：由狀態(tài)表、狀態(tài)轉(zhuǎn)換圖和時序圖均可看出，此電路有10個有效工作狀態(tài)，在時鐘脈沖CP的作用下，電路狀態(tài)從0000-1001反復循環(huán)，所以此電路為同步十進制計數(shù)器。6.時序邏輯電路27一月2026作業(yè)：分析下圖所示的邏輯電路功能，檢查電路能否自啟動。6.時序邏輯電路27一月2026[解](1)三個同步觸發(fā)的下降沿JK觸發(fā)器：CP統(tǒng)一控制CP0、CP1、CP2、，三觸發(fā)器一同翻轉(zhuǎn)。6.時序邏輯電路27一月2026（2）驅(qū)動方程（3）狀態(tài)方程：將驅(qū)動方程代入JK觸發(fā)器特性方程中，得：（4）輸出方程6.時序邏輯電路27一月20266.時序邏輯電路27一月2026（5）狀態(tài)轉(zhuǎn)換表Y00000100010100010011001110001001010101

1100110000111100016.時序邏輯電路27一月2026000001010011111110100101Q2Q1Q0/0/0/0/0/0/1/1（6）狀態(tài)轉(zhuǎn)換圖/0Y00000100010100010011001110001001010101

110011000011110001/0（8）邏輯功能分析：由狀態(tài)表、狀態(tài)轉(zhuǎn)換圖和時序圖均可看出，此電路有7個有效工作狀態(tài)，在時鐘脈沖CP的作用下，電路狀態(tài)從000-110反復循環(huán)，同時輸出端Y輸出進位信號，所以此電路為同步七進制計數(shù)器，無效狀態(tài)111經(jīng)過1個時鐘脈沖進入有效狀態(tài)000，所以該電路能夠自啟動。6.時序邏輯電路27一月2026（7）時序波形圖

集成計數(shù)器

了解集成計數(shù)芯片74LS161的邏輯功能；掌握集成計數(shù)芯片74LS161的應用；了解74LS161與74LS160功能的不同。

學習目標

集成計數(shù)器74LS161外引腳圖及邏輯符號外引腳圖邏輯符號

集成計數(shù)器74LS161功能表輸

入輸

出EPETCPD3D2D1D0Q3Q2Q1Q00××××××××000010××↑dcbadcba1101×××××保

持11×0×××××保

持（Co=0）1111↑××××計

數(shù)

集成計數(shù)器74LS161應用十六以內(nèi)的任意進制加法計數(shù)器

在輸入第N個計數(shù)脈沖CP后，通過控制