2025年(集成電路架構師)集成電路架構設計試題及答案一、單選題（每題1分，共30分）1.在7nmFinFET工藝下，若標準單元高度為9T，金屬層M2的走線方向為橫向，則M2的最小線寬與最小間距之和（CPP）最接近下列哪一組數(shù)值？A.48nm/48nm?B.54nm/54nm?C.64nm/64nm?D.72nm/72nm答案：B解析：7nm節(jié)點采用自對準四重圖形（SAQP）形成Fin，CPP=FinPitch+PolyPitch≈54nm，與工業(yè)界公開數(shù)據(jù)一致。2.某SoC采用NOCmesh拓撲，路由器端口采用Creditbased流控，Credit計數(shù)器位寬為4bit，則單條虛擬通道最大可緩存的flit數(shù)為：A.15?B.16?C.17?D.32答案：A解析：4bit計數(shù)器范圍0~15，0表示空，15表示滿，故最大緩存15個flit。3.在RISCV特權架構中，下列異常入口地址由硬件直接決定且不可通過軟件重映射的是：A.Machinemode外部中斷?B.Supervisormode指令頁錯誤?C.Usermode環(huán)境調用?D.Debugmode斷點答案：A解析：Machinemode外部中斷入口固定為`0x100`（非向量模式），其余均可通過`stvec`或`mtvec`重定向。4.某28nmSRAM位單元采用8T結構，讀端口采用單端位線，若讀位線電容為120fF，讀電流為25μA，則讀位線擺幅達到200mV所需的放電時間約為：A.480ps?B.960ps?C.1.2ns?D.2.4ns答案：B解析：t=ΔV·C/I=0.2V×120fF/25μA=0.96ns。5.在PCIe5.0中，若鏈路協(xié)商結果為x8、32GT/s、128b/130b編碼，有效帶寬（單向）最接近：A.16GB/s?B.31.5GB/s?C.63GB/s?D.126GB/s答案：B解析：32GT/s×8÷130×128÷8≈31.5GB/s。6.下列低功耗技術中，屬于“動態(tài)功耗”優(yōu)化范疇的是：A.電源門控?B.體偏置?C.時鐘門控?D.高閾值單元替換答案：C解析：時鐘門控阻止無效翻轉，直接降低動態(tài)功耗；其余為靜態(tài)功耗技術。7.某DDR43200顆粒，若采用16n預取，內部陣列實際工作頻率為：A.200MHz?B.400MHz?C.800MHz?D.1600MHz答案：C解析：3200MT/s÷16=200MHz，但陣列頻率=數(shù)據(jù)速率÷預取=3200÷4=800MHz（DDR4預取=8，題目16n指接口突發(fā)）。8.在SystemVerilog斷言中，若要檢測“信號a在時鐘上升沿后2~5個周期內拉高一次”，應使用的序列是：A.`([2:5]a)`?B.`(a[2:5]1'b1)`?C.`(1'b1[2:5]a)`?D.`([2:5]1'b1|>a)`答案：C解析：`(1'b1[2:5]a)`表示從當前周期起2~5周期后a為高，符合題意。9.某12bitSARADC采用單調電容陣列，單位電容Cu=20fF，若差分結構，則總電容陣列容值約為：A.40fF?B.80fF?C.1.28pF?D.2.56pF答案：C解析：差分單調陣列總容值=2×(2^11)×Cu=2×2048×20fF≈81.92pF，但SAR采用分段陣列，實際最高位僅2^11Cu，差分共2×2^11Cu=1.28pF。10.在7nm工藝下，若標準反相器輸入電容為0.6fF，驅動強度為1X，則邏輯努力（LogicalEffort）為1的門的輸入電容約為：A.0.3fF?B.0.6fF?C.1.2fF?D.2.4fF答案：B解析：邏輯努力定義即歸一化到反相器，故為0.6fF。11.某芯片采用雙時鐘域，時鐘A100MHz，時鐘B200MHz，使用異步FIFO傳遞32bit數(shù)據(jù)，若要求連續(xù)突發(fā)寫入1024個數(shù)據(jù)而不溢出，F(xiàn)IFO深度至少為：A.512?B.1024?C.1280?D.1536答案：C解析：最壞情況寫入間隔10ns，讀出間隔5ns，考慮同步延遲，深度=1024×(1100/200)+兩級同步=512+2×2×(200/100)=1280。12.在CMOS圖像傳感器中，采用4TPPD結構的主要目的是：A.提高填充因子?B.抑制暗電流?C.實現(xiàn)全局快門?D.實現(xiàn)相關雙采樣（CDS）答案：D解析：4T結構通過轉移管將電荷完全移至FD節(jié)點，實現(xiàn)CDS，消除復位噪聲。13.某28nm工藝下，金屬層M4的厚度為0.8μm，寬度0.14μm，電阻率ρ=2.2×10^8Ω·m，則單位長度電阻約為：A.0.1Ω/mm?B.0.2Ω/mm?C.0.4Ω/mm?D.0.8Ω/mm答案：B解析：R=ρL/A=2.2×10^8×1×10^3/(0.8×10^6×0.14×10^6)=0.196Ω/mm。14.在ARMAMBA總線中，AXI4Lite與AXI4相比，刪除的信號是：A.WSTRB?B.WLAST?C.RLAST?D.BREADY答案：B解析：AXI4Lite不支持突發(fā)，故無WLAST、RLAST。15.某芯片采用門控電源，斷電域喚醒時間主要由哪項決定：A.電源網(wǎng)絡RC?B.隔離單元延遲?C.保持寄存器恢復時間?D.電源開關導通電阻與負載電容答案：D解析：喚醒時間≈Ron·Cload，由電源開關陣列決定。16.在數(shù)字后端布局階段，若出現(xiàn)“高擁塞、低密度”現(xiàn)象，最優(yōu)先采用的優(yōu)化策略是：A.提高單元利用率?B.增加金屬層?C.局部區(qū)域cellpadding?D.降低時鐘頻率答案：C解析：cellpadding可打散密度，緩解擁塞而不影響時序。17.某LDO輸出1.2V，負載電流0~50mA，若環(huán)路增益60dB，輸出阻抗為：A.1.2mΩ?B.12mΩ?C.120mΩ?D.1.2Ω答案：B解析：Rout=Ropen/(1+T)≈(1.2V/50mA)/1000=24Ω/1000=12mΩ。18.在DFT中，用于壓縮測試激勵的電路模塊是：A.MISR?B.BIST?C.LFSR?D.SCAN答案：C解析：LFSR產(chǎn)生偽隨機激勵，配合XOR網(wǎng)絡實現(xiàn)壓縮。19.某PLL輸出2GHz，參考時鐘100MHz，若采用整數(shù)N架構，則PFD相位噪聲貢獻在1MHz頻偏處為120dBc/Hz，則輸出相位噪聲為：A.120+20log20=94dBc/Hz?B.120+20log20=100dBc/Hz?C.120dBc/Hz?D.140dBc/Hz答案：A解析：N=20，噪聲放大20logN=26dB，120+26=94dBc/Hz。20.在3DIC中，TSV直徑5μm，深度50μm，若Cu電阻率2×10^8Ω·m，則單根TSV電阻約為：A.10mΩ?B.50mΩ?C.100mΩ?D.200mΩ答案：B解析：R=ρh/A=2×10^8×50×10^6/(π×(2.5×10^6)^2)≈50mΩ。21.在VerilogRTL中，下列代碼綜合后最可能產(chǎn)生latch的是：A.`always@(posedgeclk)if(en)q<=d;`?B.`always@if(sel)y=a;elsey=b;`?C.`always@if(en)y=a;`?D.`always@(negedgeclk)q<=d;`答案：C解析：組合always塊中if未覆蓋全部情況，綜合產(chǎn)生latch。22.某ADC的ENOB=11.2bit，輸入滿幅2V，則熱噪聲有效值約為：A.0.3mV?B.0.5mV?C.0.7mV?D.1.0mV答案：B解析：LSB=2V/2^11.2≈0.83mV，熱噪聲≈LSB/√12≈0.24mV，考慮帶寬，實際約0.5mV。23.在FinFET工藝中，F(xiàn)in高度Hfin=42nm，若要求驅動電流加倍，則有效Fin數(shù)量應：A.不變，提高Vth?B.加倍?C.平方根倍?D.降低Vdd答案：B解析：電流與有效寬度成正比，寬度正比于Fin數(shù)量。24.某芯片采用ECC保護32bit數(shù)據(jù)，使用漢明碼，校驗位至少：A.5?B.6?C.7?D.8答案：C解析：2^k≥32+k+1，k=7。25.在布局布線階段，若出現(xiàn)“時鐘偏移>0.2T”且“數(shù)據(jù)路徑為半周期”，最可能違反的是：A.Setup?B.Hold?C.MaxCap?D.MaxTran答案：B解析：半周期路徑+大偏移極易hold失敗。26.某28nm工藝，NMOSIdsat=1.2mA/μm，若遷移率退化系數(shù)θ=0.2V^1，則當Vgs=0.8V時，實際電流下降約：A.5%?B.10%?C.14%?D.20%答案：C解析：退化因子1/(1+θVgs)=1/1.16≈0.86，下降14%。27.在數(shù)字信號完整性中，眼圖“眼皮厚度”主要反映：A.抖動?B.噪聲?C.碼間干擾?D.占空比失真答案：B解析：垂直厚度對應電壓噪聲。28.某SoC采用DVFS，電壓0.9V時頻率1GHz，若電壓降至0.81V，則最大頻率約為：A.0.9GHz?B.0.81GHz?C.0.73GHz?D.0.65GHz答案：B解析：頻率∝(VVth)^α/α≈1.2，近似線性，0.81/0.9=0.9，實際略低，取0.81GHz。29.在模擬布局中，采用“共質心”匹配技術主要抑制：A.溫度梯度?B.應力梯度?C.氧化層梯度?D.離子注入梯度答案：B解析：共質心抵消一維應力梯度。30.某芯片采用BGA封裝，焊球節(jié)距0.8mm，若采用差分信號對走線，差分阻抗目標100Ω，則耦合系數(shù)需控制在：A.<0.05?B.0.05~0.15?C.0.15~0.25?D.>0.25答案：B解析：節(jié)距0.8mm，差分對間距≈0.1mm，耦合系數(shù)0.1左右可維持100Ω。二、多選題（每題2分，共20分，多選少選均不得分）31.下列措施可同時降低動態(tài)與靜態(tài)功耗的是：A.電源門控?B.多閾值單元?C.門控時鐘?D.降低Vdd?E.體偏置答案：B、D解析：降低Vdd同時減少CV^f與V^3泄漏；多閾值可選低Vth跑高頻高Vth降泄漏。32.關于PCIe6.0采用的PAM4信號，下列說法正確的是：A.眼圖水平開口降低?B.需要更復雜的DFE?C.信噪比要求提高6dB?D.仍采用128b/130b編碼?E.鏈路協(xié)商速率固定為64GT/s答案：A、B、C解析：PAM4每符號2bit，SNR需提高6dB；DFE需處理ISI；編碼改為FLITbased256B/242B，E錯誤。33.在FinFET工藝中，下列寄生參數(shù)對SRAM讀穩(wěn)定性影響顯著的是：A.柵極電阻?B.接觸電阻?C.源極擴散電容?D.柵極漏極重疊電容?E.金屬線耦合電容答案：B、D、E解析：接觸電阻影響下拉強度；Cgd影響反饋；金屬耦合引入噪聲。34.下列屬于AMBA5AXI4“原子操作”支持的事務類型是：A.ATOMICOP_SWAP?B.ATOMICOP_ADD?C.ATOMICOP_CLR?D.ATOMICOP_XOR?E.ATOMICOP_MOV答案：A、B、C、D解析：AXI4支持ADD/CLR/SWAP/XOR，無MOV。35.在數(shù)字后端，下列命令/變量屬于SynopsysICC2“ndm”數(shù)據(jù)庫對象的是：A.cell?B.port?C.net?D.layer?E.via答案：A、B、C解析：layer與via屬于techdb，非ndm。36.關于3DIC熱分析，下列說法正確的是：A.TSV可充當熱通道?B.微凸點熱阻高于TSV?C.熱點通常出現(xiàn)在堆疊頂層?D.熱界面材料TIM厚度越薄越好?E.需考慮瞬態(tài)熱耦合答案：A、B、D、E解析：熱點在底層邏輯，C錯誤。37.在RFCMOSLNA設計中，采用感性退化（inductivedegeneration）可同時實現(xiàn)：A.噪聲匹配?B.功率匹配?C.提高線性度?D.降低功耗?E.提高增益答案：A、B、C解析：感性退化引入實部，兼顧噪聲與功率匹配，改善線性。38.下列屬于IEEE1149.1邊界掃描指令的是：A.SAMPLE?B.PRELOAD?C.EXTEST?D.INTEST?E.CLAMP答案：A、B、C、D、E解析：均為標準指令。39.在AI加速器架構中，采用脈動陣列（systolicarray）的優(yōu)點包括：A.數(shù)據(jù)復用率高?B.控制簡單?C.擴展性好?D.支持稀疏計算?E.功耗可預測答案：A、B、C、E解析：脈動陣列對稀疏不友好，D錯誤。40.關于DRAM刷新，下列說法正確的是：A.溫度升高刷新周期縮短?B.LPDDR5支持Perbank刷新?C.刷新命令可中斷讀寫?D.刷新功耗與容量成正比?E.3D堆疊DRAM需考慮TSV刷新答案：A、B、D解析：刷新不能中斷讀寫，C錯誤；TSV不影響刷新策略，E錯誤。三、判斷題（每題1分，共10分，正確打“√”，錯誤打“×”）41.在16nm以下，金屬線電遷移壽命與線寬呈反比關系。答案：×解析：線寬減小，Bamboo結構出現(xiàn)，壽命反而提高。42.采用極化碼（PolarCode）的信道編碼在5GeMBB控制信道已替代LDPC。答案：√解析：控制信道采用Polar，數(shù)據(jù)信道LDPC。43.在數(shù)字綜合時，設置“set_max_area0”表示工具優(yōu)先優(yōu)化面積。答案：×解析：0為極限值，工具無法收斂，通常設正值。44.FinFET的亞閾值擺幅可低于60mV/decade。答案：×解析：室溫下理論極限60mV/dec，F(xiàn)inFET仍受限于玻爾茲曼分布。45.采用HBM3接口時，單堆棧最大容量可達32GB。答案：√解析：HBM3支持32highdie，16Gbdie×32=64GB，但標準定義單棧32GB。46.在SystemVerilog中，接口（interface）可包含always塊。答案：√解析：SystemVerilog2012允許interface內嵌always。47.模擬電路中，采用“Dummy”器件可消除溝道長度調制效應。答案：×解析：Dummy用于匹配，不能消除λ效應。48.在7nmEUV光刻中，采用SADP工藝可減小邊緣放置誤差（EPE）。答案：×解析：EUV單次曝光，無需SADP，EPE由光罩/對準決定。49.采用Chiplet設計可降低NRE成本但提高封裝成本。答案：√解析：小芯片復用降低設計成本，但先進封裝昂貴。50.在數(shù)字電路中，采用Gray碼計數(shù)器可消除亞穩(wěn)態(tài)。答案：×解析：Gray碼減少翻轉，不能消除亞穩(wěn)態(tài)，僅降低概率。四、簡答題（每題10分，共40分）51.給定一個64bit加法器，采用HanCarlson樹形前綴結構，請寫出關鍵路徑邏輯級數(shù)與節(jié)點數(shù)，并說明相比KoggeStone的優(yōu)劣。答案：HanCarlson在64bit時，邏輯級數(shù)=log2(64)+1=7級；節(jié)點數(shù)=64×(log2(64)1)+64=64×5+64=384。KoggeStone級數(shù)6級，節(jié)點數(shù)64×6=384，但布線復雜度O(nlogn)。HanCarlson通過減少中間跨度，降低布線密度20%，速度犧牲約5%，適合高密布線場景。52.某SoC需實現(xiàn)1.2V→0.9V的DVS，負載電流0~2A，要求瞬態(tài)偏差<±30mV，請給出電源網(wǎng)絡設計步驟與關鍵公式。答案：步驟：1)計算最大dI/dt=2A/1ns=2×10^9A/s；2)目標阻抗Ztarget=ΔV/dI=30mV/2A=15mΩ，頻帶0~100MHz；3)采用分布式去耦：封裝電容400nF/2mΩ，片內電容2μF/5mΩ，PCB電容22μF/10mΩ；4)網(wǎng)絡電阻Rpd<Ztarget，采用雙層電源網(wǎng)格，金屬厚度滿足IRDrop<10mV：R=ρL/A，設網(wǎng)格長10mm，寬500μm，厚1μm，R=2.2×10^8×10×10^3/(500×10^6×1×10^6)=0.44Ω，需并行240條；5)瞬態(tài)仿真驗證，加斜坡電流，調整電容ESR/ESL，直至偏差<30mV。53.解釋“時鐘門控單元插入”在RTL級與門級網(wǎng)表階段的實現(xiàn)差異，并給出防止毛刺的電路結構。答案：RTL級：通過`clockgating`pragma，工具自動識別使能信號與寄存器組，插入ICG（IntegratedClockGating）單元，如`latch+AND`結構，latch在時鐘低電平透明，鎖存使能，AND輸出無毛刺。門級：對已綜合網(wǎng)表，工具掃描時鐘樹，匹配寄存器bank，插入`CGICG_X1`單元，需保證：1)使能到時鐘建立時間>latch延遲；2)時鐘偏移<200ps；防毛刺結構：低電平透明latch+與門，或采用`CGICG`內置鎖存，避免直接AND。54.某AI加速器采用數(shù)據(jù)流架構，PE陣列128×128，權重靜態(tài)存儲，激活流水分塊為32×32，請給出雙緩沖（doublebuffering）地址映射方案，并計算所需SRAM容量。答案：分塊大小32×32=1k權重，每PE需雙緩沖，權重16bit，共128×128×2×2B=8MB。地址映射：塊行索引[6:0]→PE行[6:0]；塊列索引[6:0]→PE列[6:0]；緩沖bank位[7]→乒乓；權重偏移[9:0]→1k權重內偏移；SRAM物理組織：每PE局部2kB，采用1R1WSRAM，64bit輸出，共32條目，地址={bank,entry[4:0],byte[2:0]}。總容量128×128×2kB=8MB，帶寬=128×128×2×1GH