1、集成電路課程設(shè)計報告姓氏：劉慧超學(xué)號：指導(dǎo)教師：韓良實現(xiàn)成果：X126布局提取和電路分析哈爾濱工業(yè)大學(xué)(威海)電子科學(xué)技術(shù)與2014-11-1目錄第一章課程設(shè)計要求11.1課程設(shè)計的目的11.2課程設(shè)計要求1第二章課程設(shè)計內(nèi)容22.1基本內(nèi)容22.2擴(kuò)展部分2第三章課程設(shè)計階段33.1預(yù)先準(zhǔn)備33.2布局提取43.3 LVS53.4電路模擬和分析83.5繪制布局11第四章課程設(shè)計經(jīng)驗14第一章課程設(shè)計要求1.1課程設(shè)計的目的n掌握較大項目的基本開發(fā)技術(shù)使用N Cadence工具開發(fā)硬件開發(fā)能力n集成電路設(shè)計基本能力的培養(yǎng)1.2課程設(shè)計要求通過掌握n集成電路的一般制造工藝和所需的光刻掩模和每個光

2、刻掩模的作用，識別集成電路布局。了解n集成電路性能與電路結(jié)構(gòu)和設(shè)備大小的關(guān)系，正確分析和設(shè)計電路，學(xué)習(xí)使用電路輸入和電路模擬軟件(spice)。確定n集成電路性能和布局布局布線之間的關(guān)系，從而合理執(zhí)行布局規(guī)劃。通過了解n集成電路布局設(shè)計規(guī)則的含義和消除或減少寄生效果的措施，可以正確設(shè)計集成電路布局，學(xué)習(xí)如何使用布局輸入和布局設(shè)計規(guī)則檢查(DRC)軟件。學(xué)習(xí)n電路和布局一致性檢查(LVS)、布局參數(shù)提取(LPE)和布局后如何使用模擬軟件。第二章課程設(shè)計內(nèi)容2.1基本內(nèi)容提取n布局根據(jù)給定回路的布局信息提取回路原理圖。N LVS驗證提取的原理圖和布局信息的一致性，以確保正確提取布局。n電路分析根據(jù)

3、萃取的線路圖，簡單分析電路完成的功能。n模擬運行Cadence軟件附帶的仿真功能，對提取的原理圖執(zhí)行功能仿真，并驗證回路的功能。n繪圖布局將原始版面中所有組件的參數(shù)大小縮小兩倍，以重新繪制版面。N DRC驗證配置圖規(guī)則可讓您繪制配置圖以符合所使用程序的需求，并確保邊界的規(guī)則性。n布局后的LVS重新編輯原理圖，將所有組件參數(shù)大小減小一倍，然后對新繪制的布局和原理圖進(jìn)行LVS驗證，以確保布局回路的一致性。2.2擴(kuò)展部分n布局參數(shù)提取LPE從生成的布局中提取寄生電容、耦合電容和電路延遲等關(guān)鍵參數(shù)，進(jìn)行更精確的仿真。n布局后模擬布局設(shè)計完成后，將寄生參數(shù)、互連延遲反向顯示在提取的電路網(wǎng)絡(luò)表中，分析電路

4、以確定電路是否滿足設(shè)計要求。第三章課程設(shè)計階段3.1預(yù)先準(zhǔn)備安裝和設(shè)置開發(fā)平臺：安裝VMware虛擬平臺，然后在VMware界面下單擊Open Existing VM or Team打開現(xiàn)有Linux系統(tǒng)，如圖3-1所示。圖3-1運行虛擬機(jī)圖3-2打開虛擬機(jī)Linux運行VM，加載虛擬機(jī)Linux，然后單擊Power on this virtual machine啟動Linux系統(tǒng)，如下圖3-1和圖3-2所示，將從此處開始：3.2提取布局運行L Cadence engineering軟件，找到并打開要提取的布局文件# CD kecheng# icfb在出現(xiàn)的對話框中(如圖3-3所示)，單擊To

5、ol-Library Manage找到并打開布局文件，如下所示：圖3-3打開布局文件將顯示圖3-4所示的布局文件。圖3-4布局信息從上到下，從左到右，開始根據(jù)“網(wǎng)閘排水”原則提取回路原理圖。新建原理圖文件：在Library Manage對話框中，單擊File-New-Cell創(chuàng)建一個新文件，其文件名為x126，文件類型為方案文件，如圖3-5所示。圖3-5新的圖解文件根據(jù)布局信息提取電路，如圖3-6所示。圖3-6電路提取萃取電路完成后，按一下工具列上的Design-Check and save選項，以確認(rèn)并儲存電路連接是否正確，如果電路連接無效，則在電路圖中將其標(biāo)記為亮點，并修正錯誤，直到確認(rèn)錯

6、誤。3.3 LVS電路提取完成后，開始LVS布局電路一致性檢查。LVS需要三個文件：.CDL文件：關(guān)于回路圖網(wǎng)絡(luò)表格.GDS文件：關(guān)于版面.rul文件：進(jìn)程文件上述三個文件提供如下：L.導(dǎo)出CDL文件打開Icfb對話框窗口，單擊File-Export-CDL，將出現(xiàn)對話框窗口，如圖3-7所示。圖3-7。導(dǎo)出CDL文件單擊“Library Brower”找到提取的回路圖文件，然后雙擊以選擇它。修改輸出文件(假定為X126.cdl)。通過在/kecheng/LVS目錄中執(zhí)行LVS檢查，修改Run目錄以使執(zhí)行路徑保持不變。配置選項后，單擊左上角的OK按鈕。開始導(dǎo)出CDL文件。如果CDL文件導(dǎo)出失敗，

7、可以在該目錄的si.log文件中確定失敗的原因，并按照錯誤提示更正配置。成功導(dǎo)出CDL文件后，啟動VI編輯器。修改CDL文件。在此處添加以下兩句：# *。equipp=pm# *。equ v n=nm為什么這樣添加，在使用的工藝文件方面沒有詳細(xì)說明。注意：成功導(dǎo)出CDL文件時，將在該目錄中創(chuàng)建x126.cdl文件。L.導(dǎo)出GDS文件打開Icfb對話框，然后單擊File-Export-Stream out彈出對話框，如圖3-8所示。圖3-8。導(dǎo)出GDS文件單擊Library Brower按鈕在彈出窗口中找到自己的布局(x126)，雙擊它關(guān)閉彈出窗口，返回到Stream Out窗口，然后修改Run

8、 Directory和Output File選項，如圖3-6所示。設(shè)置完上述參數(shù)后，單擊左上角的“確定”按鈕。開始導(dǎo)出GDS文件。L.復(fù)制rul文件導(dǎo)航到/home/iccad/kecheng/techfile，找到lvs.rul文件，然后將其復(fù)制到/LVS目錄。# CP/home/iccad/kecheng/techpile/LV . rul/home/iccad/kecheng/LVS/然后使用VI編輯器，如圖3-9所示。修改rul文件。圖3-9。修改rul文件獲得LVS測試所需的所有三個文件后，即可啟動LVS。# CD切換到LVS /LVS目錄# LOGLVS /LVS啟動:cir x1

9、26.cdl /已編譯。CDL文件:con x126 /轉(zhuǎn)換文件格式為XDL，x126是制造回路原理圖的文件名查看：sm /組件類型和數(shù)量:x /關(guān)機(jī)# PDRACULA:/get lvs.rul /加載進(jìn)程文件:/f# ./ /LVS開始測試# VI查看LVS.lvs /LVS結(jié)果如果lvs.lvs文件顯示在SCHEMATIC AND LAYOUT MATCH中(如圖3-10所示)，則布局和原理圖信息匹配。圖3-10通過LVS測試否則，按照LVS.lvs文件中的錯誤提示指示布局信息和電路原理圖存在差異，直到LVS測試成功通過為止。3.4電路模擬和分析LVS測試成功通過后，可

10、以執(zhí)行電路模擬，然后根據(jù)輸出波形分析電路功能。l打開原理圖文件單擊左上角的“Tools-Analog Environment(工具-模擬環(huán)境)”，將出現(xiàn)圖3-11所示的窗口。圖3-11模擬環(huán)境設(shè)置添加l模擬模型單擊“Setup(設(shè)置)”-“Model Library Setup(模型庫設(shè)置)”，將出現(xiàn)圖3-12對話框。圖3-12添加模擬模型添加仿真模型，然后單擊“添加”按鈕完成添加模型，如圖所示。l設(shè)定模擬時間單擊“Analyses-Chooses(分析-選擇)”以顯示圖3-13所示的對話框。圖3-13設(shè)置模擬時間同時添加靜態(tài)分析，在窗口中單擊DC選項，然后選擇DC Analysis并單擊左上

11、角的OK按鈕保存設(shè)置。將輸入和輸出信號添加到l波形文件要在波形文件中選擇原理圖中的所有輸入和輸出信號(如圖3-14所示)，請單擊outputs-to be plotted-selected on schematic。圖3-14將輸入和輸出信號添加到波形文件l添加直流電源和激勵信號在原理圖窗口界面中，單擊工具欄上的Add-Instance，將彈出圖3-15所示的對話框。圖3-15添加模擬庫單擊Browse按鈕選擇型號，然后添加VDC和vpluse作為回路的直流電源和輸入激勵信號，如圖3-16所示。圖3-16添加直流電源和輸入信號如圖3-17所示，設(shè)置此處信號的參數(shù)。圖3-17設(shè)置激勵信號參數(shù)設(shè)置

12、信號的高低級別、延遲、上升時間、下降時間、高水平寬度、周期等，然后單擊“確定”保存。l設(shè)置所有參數(shù)后，單擊“Simulation-Netlist and Run”開始模擬。獲得波形文件，如圖3-18所示。圖3-18模擬波形l功能分析根據(jù)波形文件，可以得到表3-1所示的真值表。表3-1真理表CKdSNRNqQNxx0x10xx10010110111110根據(jù)真值表分析，該電路具有沿著設(shè)置了異步1和0的d觸發(fā)器進(jìn)行時鐘上升的功能。3.5繪制布局根據(jù)需要將原始布局中所有元件的大小縮小兩倍，以重畫布局。l新布局文件打開Icfb窗口，單擊菜單欄下的Tools-Library Manager，然后在彈出對

13、話框窗口中單擊File-New-Cell View，在庫文件kecheng_draw下創(chuàng)建新布局文件，然后繪制一個新布局文件，其大小為原始布局大小的一半。新繪制的布局文件如圖3-19所示。圖3-19繪制布局文件這次實驗采用了TSMC的. 25 m工藝，繪制版圖時要注意以下幾個要求。N-柵格和澆口之間的距離=0.36 usmN-灌嘴與來源區(qū)域之間的距離=0.14mN-灌嘴與連接孔接觸之間的距離=0.22mn灌嘴延伸來源區(qū)域長度=0.30mn管之間的距離=0.40mn源區(qū)域之間的距離=0.40mn源區(qū)域和連接孔接觸的間距=0.15mn源區(qū)和井之間的距離=0.60mn井和PIMP之間的距離=0.23

14、mn連接孔和金屬線metal之間的距離=0.09mN-金屬線metal和metal之間的距離=0.32mn源區(qū)域和PIMP之間的距離=0.26mN N源區(qū)域和p源區(qū)域之間的距離=0.40mL DRC和LVS布局DRC校驗和LVS布局電路一致性檢測，以確保新繪制的布局的準(zhǔn)確性。LVS檢測過程與以前一樣，在此不再詳細(xì)說明。DRC驗證也很簡單。在布局窗口的菜單欄中，單擊Verify-DRC以在彈出窗口中正確填充Rules File，然后單擊左上角的OK按鈕進(jìn)行DRC驗證。沒有突出顯示的部分的驗證結(jié)果如圖3-20所示，表明布局繪制符合過程要求。圖3-20 DRC驗證結(jié)果布局驗證完成后，再次執(zhí)行LVS測

15、試，表明LVS測試已成功通過，如圖3-21所示。圖3-21新制版圖片LVS結(jié)果第四章課程設(shè)計經(jīng)驗該課程使用虛擬機(jī)環(huán)境的Cadence硬件開發(fā)平臺進(jìn)行了半個月，依次完成了從布局到電路的提取、檢查、模擬分析等任務(wù)，審查和集成了上一課程集成電路設(shè)計原理，同時為以后的畢業(yè)設(shè)計奠定了深厚的基礎(chǔ)。設(shè)計完這門課程后，我學(xué)到了很多知識：首先，了解和掌握虛擬機(jī)的安裝和使用過程，進(jìn)一步了解Linux系統(tǒng)，Linux系統(tǒng)比windows系統(tǒng)的優(yōu)點和優(yōu)勢，簡化的孩子，簡單的操作，完整的命令行為，這是windows圖形界面所沒有的優(yōu)勢。其次，通過此次課程設(shè)計，我們大致了解了集成電路設(shè)計的軟件過程，了解了繪制布局的技巧和注意事項，如何從復(fù)雜的布局中準(zhǔn)確提取電路原理圖，如何檢測布局電路一致性和模擬電路功能，以及由于條件限制等原因無法執(zhí)行布局參數(shù)提取和后仿真等任務(wù)的情況，但是我們對使用Cadence family工具軟件進(jìn)行IC設(shè)計工作進(jìn)行了更多的入門和學(xué)習(xí)。我們要學(xué)會思考，了