1、放光二極管走馬燈電路設(shè)計(jì)與實(shí)現(xiàn)112020年4月19日文檔僅供參考放光二極管走馬燈電路設(shè)計(jì)與實(shí)現(xiàn)班級(jí)： 姓名： 學(xué)號(hào)： 一實(shí)驗(yàn)?zāi)康?進(jìn)一步了解時(shí)序電路描述方法2熟悉狀態(tài)機(jī)的設(shè)計(jì)方法二實(shí)驗(yàn)所用儀器及元器件1計(jì)算機(jī)；2直流穩(wěn)壓電源；3數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板。三實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并實(shí)現(xiàn)一個(gè)控制8個(gè)發(fā)光二極管亮滅的電路，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。1.單點(diǎn)移動(dòng)模式：一個(gè)點(diǎn)在8個(gè)發(fā)光二極管上來回的亮2.幕布式：從中間兩個(gè)點(diǎn)，同時(shí)向兩邊依次點(diǎn)亮直到全亮，然后再向中間點(diǎn)滅，依次往復(fù)。四設(shè)計(jì)思路第一題設(shè)了兩個(gè)狀態(tài)type all_state is(s0,s1,s2,s3,s4,s5,s6,s7)和 t

2、ype f is(f1,f0)，其中all_state 表示燈亮的狀態(tài)，f表示燈向左亮與向右亮的不同狀態(tài)。第二題按照題目要求對(duì)輸出q進(jìn)行控制即可。即用case-when語句。當(dāng)a為0時(shí)為單點(diǎn)移動(dòng)式， a為1時(shí)為幕布式移動(dòng)，。最后下載的時(shí)候把輸出q和8個(gè)燈對(duì)應(yīng)，a和一個(gè)能夠在0和1之前切換的按鈕對(duì)應(yīng)，clk引腳為18.。 仿真時(shí)要注意1. 設(shè)置仿真時(shí)間軸，100us左右。2. 保存波形文件時(shí)，文件名要與工程名一致。3. 設(shè)置復(fù)位的時(shí)間要合理。既要看到復(fù)位的效果，又不能影響到正常的波形分析，而且復(fù)位信號(hào)不能為周期。 仿真波形為其中仿真總時(shí)間為100us，前50us a = 0，即進(jìn)行的是單點(diǎn)移動(dòng)的

3、仿真，由圖知，q1q7交替出現(xiàn)高電平，然后q7q1又交替出現(xiàn)高電平，因此可見程序?qū)崿F(xiàn)了一個(gè)點(diǎn)在8個(gè)發(fā)光二極管上來回的亮的功能。后50us a = 1，即進(jìn)行幕布式的仿真：由圖知，先是中間的兩個(gè)燈q3, q4亮，下一下階段是q2, q3, q4, q5亮，接下來是q1, q2, q3, q4, q5, q6亮，最后全亮，接著q0，q7滅，繼而循環(huán)下去。高電平從中間依次向兩邊擴(kuò)展，全亮后又從邊緣依次兩個(gè)兩個(gè)變?yōu)榈碗娖剑来瓮鶑?fù)。因此滿足題目從中間兩個(gè)點(diǎn)，同時(shí)向兩邊依次點(diǎn)亮直到全亮，然后再向中間點(diǎn)滅，依次往復(fù)的要求。五實(shí)驗(yàn)中所遇到的問題及解決方法這次實(shí)驗(yàn)學(xué)習(xí)的是狀態(tài)機(jī)的設(shè)計(jì)，遇到的問題主要有兩個(gè)。第

4、一，剛開始編第一個(gè)題目時(shí)，對(duì)于一個(gè)點(diǎn)在8個(gè)發(fā)光二極管上來回的亮理解有誤，一開始把題目的意思當(dāng)成了，第一個(gè)燈到第八個(gè)燈依次亮后，再?gòu)牡谝粋€(gè)燈到第八個(gè)燈依次亮，但后來覺得應(yīng)該是第一個(gè)燈到第八個(gè)燈依次亮后，再?gòu)牡诎藗€(gè)燈到第一個(gè)燈依次亮，因此便在程序設(shè)置一個(gè)變量flag，用于標(biāo)志燈向左依次亮還是向右依次亮。第二我原來是將兩個(gè)小題寫成了兩個(gè)程序，但后來發(fā)現(xiàn)應(yīng)該是放在一個(gè)里，因此又設(shè)置了一個(gè)輸入變量a， a為0時(shí)為單點(diǎn)移動(dòng)式， a為1時(shí)為幕布式移動(dòng)。六心得體會(huì)經(jīng)過對(duì)書本例題的學(xué)習(xí)與研究，順利地完成了實(shí)驗(yàn)的要求，了解狀態(tài)機(jī)的使用方法，雖然在編寫程序時(shí)對(duì)題目的理解產(chǎn)生了一些錯(cuò)誤，但后來都被自己一一改正。在對(duì)程

5、序一遍一遍的進(jìn)行修正時(shí)，感覺自己對(duì)狀態(tài)機(jī)以及VHDL語言的理解更進(jìn)了一步。因?yàn)檫@是本學(xué)期最后一次數(shù)電實(shí)驗(yàn)，因此我覺得很惋惜，我很喜歡這種軟硬件結(jié)合的方式，這讓我在軟件編程時(shí)對(duì)下載的結(jié)果產(chǎn)生了很大的期待，也因此激發(fā)了我編程的興趣。因此很期待下學(xué)期的數(shù)電實(shí)驗(yàn)。附 VHDL源代碼library ieee;use ieee.std_logic_1164.all;entity zoumadeng1 isport(clk:in std_logic;set,a:in std_logic;q :out std_logic_vector(7 downto 0);end zoumadeng1;architectu

6、re light of zoumadeng1 istype all_state is(s0,s1,s2,s3,s4,s5,s6,s7);type f is(f1,f0);signal state1,state2 :all_state;signal temp :integer range 0 to 24999999;signal clk_out :std_logic;signal flag :f;beginp1:process(clk_out,a,set)beginif set = 1 thenstate1 = s0;state2 state1 = s1; q state1 = s2; q st

7、ate1 = s3; q state1 = s4; q state1 = s5; q state1 = s6; q state1 = s7; q q = 00000001; flag state1 = s0; q state1 = s6; q state1 = s5; q state1 = s4; q state1 = s3; q state1 = s2; q state1 = s1; q state1 = s0; q q = 10000000;flag state1 = s7; q state2 = s1;q state2 = s2;q state2 = s3;q state2 = s4;q state2 = s5;q state2 = s6;q state2= s7;q state2 = s0;q state2 = s0; q=00000000;end case;end if;end if;end if;end process p1;p2:process(clk)beginif clkevent and clk = 1