1、第六章 高速CMOS邏輯設(shè)計(jì),6.1 緒論 6.2 轉(zhuǎn)變時(shí)間分析 6.3 負(fù)載電容的詳細(xì)計(jì)算 6.4 斜波輸入情況下改善延遲計(jì)算 6.5 針對(duì)最佳路徑延遲確定門的尺寸 6.6 用邏輯強(qiáng)度優(yōu)化路徑,1,PPT學(xué)習(xí)交流,6.1 緒論,傳播延遲的各種定義,2,PPT學(xué)習(xí)交流,上升和下降時(shí)間的定義,3,PPT學(xué)習(xí)交流,6.2 轉(zhuǎn)變時(shí)間分析,4,PPT學(xué)習(xí)交流,6.2 轉(zhuǎn)變時(shí)間分析,5,PPT學(xué)習(xí)交流,未考慮速度飽和效應(yīng)時(shí)的CMOS門尺寸,6,PPT學(xué)習(xí)交流,速度飽和的堆疊器件,7,PPT學(xué)習(xí)交流,考慮速度飽和時(shí)的與非門和或非門的晶體管尺寸,8,PPT學(xué)習(xí)交流,6.3 負(fù)載電容的詳細(xì)計(jì)算,Cload=C

2、fanout+Cself+Cwire,9,PPT學(xué)習(xí)交流,門扇出電容,Cfanout=CG,CG=CGp+2COL+CGn+2COL,CG=CoxLWp+2ColWp+CoxLWn+2ColWn =(CoxL+2Col)(Wn+Wp),CGp,CGn,10,PPT學(xué)習(xí)交流,門扇出電容,對(duì)于0.13m工藝， CoxL=1.610-6F/cm20.1m=1.6fF/m Col=0.25fF/m 定義Cg為： Cg=CoxL+2Col=1.6fF/m+20.25fF/m =2fF/m 即薄氧化層和交疊電容引起的全部電容總和大約為2fF/m,11,PPT學(xué)習(xí)交流,門扇出電容,對(duì)于一個(gè)反相器： 對(duì)于N個(gè)

3、不同的反相器： 對(duì)于與非門、或非門，及其它復(fù)雜門：,12,PPT學(xué)習(xí)交流,自身電容計(jì)算,13,PPT學(xué)習(xí)交流,使用米勒效應(yīng)處理交疊電容,14,PPT學(xué)習(xí)交流,自身電容,Cself=CDBn+CDBp+2COL+2COL =CjnWn+CjpWp+2Col(Wn+Wp) =Ceff(Wn+Wp) 對(duì)于0.13m工藝，平均結(jié)電容大約為0.5fF/m，交疊電容大約為0.25fF/m，因此單位寬度有效電容Ceff為： Ceff=Cj+2Col0.5fF/m+20.25fF/m 1fF/m,15,PPT學(xué)習(xí)交流,或非門的自身電容,16,PPT學(xué)習(xí)交流,三輸入與非門的電容計(jì)算,例：對(duì)于圖中的三輸入與非門，

4、確定在階躍輸入時(shí)最壞情況下的輸入和輸出處的電容構(gòu)成。用參數(shù)項(xiàng)W，Cg和Ceff表示結(jié)果。仔細(xì)考慮共用的源/漏區(qū)。,17,PPT學(xué)習(xí)交流,傳播延遲依賴于A、B和C的到達(dá)時(shí)間,18,PPT學(xué)習(xí)交流,連線電容,負(fù)載電容的第三部分是連線電容或稱互連電容： Cwire=CintLW=0.2fF/m(連線長(zhǎng)度),19,PPT學(xué)習(xí)交流,反相器的電容計(jì)算,例：一個(gè)CMOS反相器上拉器件的尺寸為8: 2，下拉器件的尺寸為4: 2。它驅(qū)動(dòng)4個(gè)同樣的反相器。使用0.18m工藝參數(shù)計(jì)算負(fù)載電容，假設(shè)連線電容可以忽略。,20,PPT學(xué)習(xí)交流,6.4 斜波輸入情況下改善延遲計(jì)算,21,PPT學(xué)習(xí)交流,作為Vout和Vin

5、函數(shù)的反相器輸出電流,22,PPT學(xué)習(xí)交流,簡(jiǎn)化的反相器輸出電流與Vout和Vin的函數(shù)關(guān)系,23,PPT學(xué)習(xí)交流,階躍輸入和斜波輸入的延遲計(jì)算,24,PPT學(xué)習(xí)交流,階躍輸入和斜波輸入的延遲計(jì)算,25,PPT學(xué)習(xí)交流,階躍輸入和斜波輸入的延遲計(jì)算,如果 ，那么：,26,PPT學(xué)習(xí)交流,斜波輸入的反相器鏈延遲,27,PPT學(xué)習(xí)交流,斜波輸入的反相器的延遲,例：(a)一個(gè)CMOS反相器的上拉器件尺寸為8: 2，下拉器件的尺寸是4: 2。它驅(qū)動(dòng)4個(gè)同樣的反相器。使用0.18m工藝參數(shù)計(jì)算這個(gè)反相器的延遲。假設(shè)是斜波輸入并忽略連線電容。 (b)假設(shè)為斜波輸入，計(jì)算4個(gè)反相器構(gòu)成的反相器鏈的延遲。考慮

6、不同的上升和下降延遲的影響。,28,PPT學(xué)習(xí)交流,斜波輸入的反相器的延遲,例：調(diào)整反相器尺寸可以使上升/下降延遲相等或者使傳播延遲達(dá)到最小?？紤]下圖所示的4個(gè)反相器構(gòu)成的鏈。假設(shè)所有的NMOS管尺寸為4，采用0.18m工藝參數(shù)，假設(shè)是斜波輸入并忽略連線電容。按照如下的要求確定PMOS器件的尺寸： （a）使上升/下降延遲相等。 （b）使通過反相器鏈的延遲最小。 在這兩種情況下通過這樣4個(gè)反相器的延遲是多少？,29,PPT學(xué)習(xí)交流,6.5 針對(duì)最佳路徑延遲確定門的尺寸,確定反相器的尺寸，使之驅(qū)動(dòng)一個(gè)大的電容負(fù)載,30,PPT學(xué)習(xí)交流,最優(yōu)化路徑延遲的問題,路徑延遲=RiCi,31,PPT學(xué)習(xí)交流

7、,反相器鏈延遲最優(yōu)化,一個(gè)反相器的輸入電容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn) NMOS器件的有效輸出電阻： 反映反相器固有特性的時(shí)間常數(shù)：,32,PPT學(xué)習(xí)交流,驅(qū)動(dòng)一個(gè)負(fù)載的反相器的延遲,33,PPT學(xué)習(xí)交流,一個(gè)反相器的延遲,例：計(jì)算在0.13m工藝下，一個(gè)反相器的inv和inv 。,34,PPT學(xué)習(xí)交流,反相器鏈尺寸的最優(yōu)化,35,PPT學(xué)習(xí)交流,反相器鏈尺寸的最優(yōu)化,依賴于反相器j尺寸的相鄰的兩個(gè)延遲項(xiàng): 為獲得這兩級(jí)的最佳延遲，取Dj對(duì)Wj的偏導(dǎo)數(shù)：,36,PPT學(xué)習(xí)交流,非門的串聯(lián)鏈,37,PPT學(xué)習(xí)交流,不同值的延遲與扇出因子f的關(guān)系圖,38,P

8、PT學(xué)習(xí)交流,延遲最優(yōu)化時(shí)的反相器尺寸,39,PPT學(xué)習(xí)交流,確定反相器鏈的最佳尺寸,例：計(jì)算一個(gè)三級(jí)反相器鏈的最佳反相器扇出比率f，設(shè)Cload=200fF，Cin=1fF。采用最佳階數(shù)值重新計(jì)算f的值。然后，計(jì)算這兩種情況下通過該反相器的延遲，假設(shè)inv=7.5ps，=0.5。,40,PPT學(xué)習(xí)交流,與非門的串聯(lián)鏈,41,PPT學(xué)習(xí)交流,邏輯路徑中串聯(lián)的混合門,延遲最優(yōu)化：,42,PPT學(xué)習(xí)交流,計(jì)算關(guān)鍵路徑上最優(yōu)化的門尺寸,例：找出下面電路中指定路徑上的器件尺寸，以使延遲最優(yōu)化。器件比例由下圖中晶體管的比例決定。,43,PPT學(xué)習(xí)交流,6.6 用邏輯強(qiáng)度優(yōu)化路徑,邏輯強(qiáng)度（LE）： 邏輯

9、門本征時(shí)間常量與反相器本征時(shí)間常量的比值 反相器的邏輯強(qiáng)度： 與非門的邏輯強(qiáng)度： 或非門的邏輯強(qiáng)度：,44,PPT學(xué)習(xí)交流,6.6 用邏輯強(qiáng)度優(yōu)化路徑,重寫邏輯路徑中串聯(lián)的混合門的總延遲：,45,PPT學(xué)習(xí)交流,6.6 用邏輯強(qiáng)度優(yōu)化路徑,46,PPT學(xué)習(xí)交流,6.6 用邏輯強(qiáng)度優(yōu)化路徑,另一種計(jì)算LE的方法： 設(shè)置反相器的延遲和邏輯門的延遲相等，然后取輸入電容比 設(shè)置相同的輸入電容值，然后取延遲比,47,PPT學(xué)習(xí)交流,延遲相等時(shí)各個(gè)門的邏輯強(qiáng)度的計(jì)算,48,PPT學(xué)習(xí)交流,輸入電容相等時(shí)各個(gè)門的邏輯強(qiáng)度的計(jì)算,49,PPT學(xué)習(xí)交流,一些簡(jiǎn)單門的邏輯強(qiáng)度值,邏輯強(qiáng)度LE是以輸出驅(qū)動(dòng)和輸入負(fù)載

10、特性的形式來評(píng)估門的,50,PPT學(xué)習(xí)交流,寄生參數(shù)項(xiàng)P,51,PPT學(xué)習(xí)交流,一些簡(jiǎn)單門的寄生參數(shù)項(xiàng),52,PPT學(xué)習(xí)交流,用邏輯強(qiáng)度進(jìn)行路徑優(yōu)化,例：用邏輯強(qiáng)度技術(shù)計(jì)算下面電路中指定路徑上的最佳延遲，確定器件尺寸。 inv=7.5ps。,53,PPT學(xué)習(xí)交流,邏輯強(qiáng)度的實(shí)際解釋,54,PPT學(xué)習(xí)交流,偏斜反相器的LE,例：求下圖中反相器的LE。,55,PPT學(xué)習(xí)交流,用邏輯強(qiáng)度優(yōu)化路徑,例：對(duì)于給定的邏輯電路，確定最佳的級(jí)強(qiáng)度。使用原理圖中的歸一化輸入和輸出電容，計(jì)算歸一化的延遲和門的尺寸。,56,PPT學(xué)習(xí)交流,設(shè)計(jì)一個(gè)8輸入的與門,例：設(shè)計(jì)一個(gè)8輸入的與門，要驅(qū)動(dòng)200fF的負(fù)載而輸入

11、電容限制在20fF。以下兩種結(jié)構(gòu)中哪種速度快？,57,PPT學(xué)習(xí)交流,分支強(qiáng)度,包括分支的總路徑強(qiáng)度： LE是邏輯強(qiáng)度，BE是分支強(qiáng)度，F(xiàn)O是扇出比,58,PPT學(xué)習(xí)交流,分支強(qiáng)度,例：選擇門的尺寸，使通過圖中所示路徑的延遲最小。Cin=1fF。,59,PPT學(xué)習(xí)交流,旁路負(fù)載,例：計(jì)算下面邏輯門電路w，x和y的尺寸，以使延遲最小。假設(shè)A=8，B=64。其中，A應(yīng)該視為旁路負(fù)載。,60,PPT學(xué)習(xí)交流,6.4作業(yè),61,PPT學(xué)習(xí)交流,6.6,62,PPT學(xué)習(xí)交流,63,PPT學(xué)習(xí)交流,6.9,64,PPT學(xué)習(xí)交流,6.10,65,PPT學(xué)習(xí)交流,6.11,66,PPT學(xué)習(xí)交流,6.12,67,PPT學(xué)習(xí)交流,6.13,68,PPT學(xué)習(xí)交流,6.13,69,PPT學(xué)習(xí)交流,The additional stages can be implemented as inverters attached at the input.,To minimize the del