1、數(shù)字邏輯實(shí)驗(yàn)報(bào)告第二次實(shí)驗(yàn)：同步時(shí)序邏輯電路設(shè)計(jì)實(shí)驗(yàn)（計(jì)數(shù)器）實(shí)驗(yàn)報(bào)告：同步時(shí)序邏輯電路設(shè)計(jì)實(shí)驗(yàn)（計(jì)數(shù)器）實(shí)驗(yàn)?zāi)康模赫莆找话阃綍r(shí)序邏輯集成電路的使用設(shè)計(jì)內(nèi)容：用常用同步時(shí)序邏輯集成電路實(shí)現(xiàn)以下邏輯功能：九進(jìn)制計(jì)數(shù)器設(shè)備： EP3c80 SOPC實(shí)驗(yàn)系統(tǒng)器件：同步四位二進(jìn)制計(jì)數(shù)器：74LS161、163 CR = 0時(shí)異步清零。 CR = 1、LD = 0時(shí)同步置數(shù)。 CR= LD=1且CPT=CPP=1時(shí)，按4位自然二進(jìn)制碼進(jìn)行同步計(jì)數(shù)。 CR= LD=1且CPTCPP=0時(shí)，計(jì)數(shù)器狀態(tài)保持不變。161的引腳排列和163相同，不同之處是163采用同步清零方式。實(shí)驗(yàn)原理：此器件為4位二進(jìn)制加法

2、計(jì)數(shù)器，模為16，時(shí)鐘上沿觸發(fā)。同步清除，清除輸入端的低電平將在下一個(gè)時(shí)鐘脈沖之前，把四個(gè)觸發(fā)器的輸出置為低電位，而不管使能輸入P、T為何電平。預(yù)置受時(shí)鐘控制，為同步預(yù)置。當(dāng) LD=0，在時(shí)鐘脈沖作用下計(jì)數(shù)器可并行預(yù)置4位二進(jìn)制數(shù)。當(dāng) LD=1，兩個(gè)計(jì)數(shù)使能輸入P、T同時(shí)為高電平，在時(shí)鐘脈沖作用下，計(jì)數(shù)器進(jìn)行正常計(jì)數(shù)。計(jì)數(shù)器具有超前進(jìn)為輸出端，無(wú)需另加電路，即可級(jí)聯(lián)成n*4位同步計(jì)數(shù)器。注：（1）由于我們要74LS163來(lái)實(shí)現(xiàn)的是九進(jìn)制計(jì)數(shù)器，所以要取Q3 （Q3 為計(jì)數(shù)器的最高位）接在 CR，這樣的目的在于：當(dāng)出現(xiàn)1000時(shí)讓它清0，重新計(jì)數(shù)，從而實(shí)現(xiàn)九進(jìn)制計(jì)數(shù)器的目的。（2）在74LS16

3、1時(shí)，原理類似，區(qū)別在于異步清零，所以在用74LS161時(shí)要把Q0，Q3與非后接在 CR ，因?yàn)楫?dāng)出現(xiàn)1000時(shí)要清零，即要使Q0*Q3=1=CR。實(shí)驗(yàn)步驟： 5V 低位 高位 1 1 Q0*Q3 時(shí)鐘脈沖 1 接地實(shí)驗(yàn)數(shù)據(jù)：Q0、Q1、Q2、Q3分別接到LED邏輯電平指示上，1表示亮，0表示不亮。記錄的結(jié)果得如下表格：電平Q3 Q2 Q1 Q0 （1）0 00 0（2）0001（3）0010（4）0011（5）0100（6）0101（7）0110（8）0111（9）1000（10）0000實(shí)驗(yàn)總結(jié)：通過(guò)同步時(shí)序邏輯電路設(shè)計(jì)實(shí)驗(yàn)，我學(xué)會(huì)了同步時(shí)序邏輯集成電路的使用。通過(guò)此實(shí)驗(yàn)，我不僅學(xué)會(huì)了九進(jìn)制計(jì)數(shù)器，當(dāng)CR