1、設(shè)計規(guī)則檢查DRC及一致性檢查LVS工具,2013年03月26日,主要內(nèi)容,設(shè)計規(guī)則檢查DRC (Design Rule Check) 一致性檢查LVS (Layout Versus schematic) 后仿真（Post-Simulation） 演示,浙大微電子,2/61,浙大微電子,3/61,版圖繪制要根據(jù)一定的設(shè)計規(guī)則來進行，也就是說一定要通過DRC（Design Rule Check）檢查。 編輯好的版圖通過了設(shè)計規(guī)則的檢查后，有可能還有錯誤，這些錯誤不是由于違反了設(shè)計規(guī)則，而是可能與實際線路圖不一致造成。版圖中少連了一根連線這樣的小毛病對整個芯片來說都是致命的，所以編輯好的版圖還要通

2、過LVS（Layout Versus Schematic）驗證。 編輯好的版圖通過寄生參數(shù)提取程序來提取出電路的寄生參數(shù)，電路仿真程序可以調(diào)用這個數(shù)據(jù)來進行后仿真。,浙大微電子,4/61,schematic,Pre-sim,DRC,LVS,Post-sim,layout,浙大微電子,5/61,DRC Design Rule Check,浙大微電子,6/61,DRC基本概念,DRC 是為了保證版圖滿足流片廠的設(shè)計規(guī)則。 模擬版圖和自動布局布線工具產(chǎn)生版圖都需要進行DRC。,DRC流程,浙大微電子,7/61,Design Rule的簡介,檢查版圖設(shè)計與工藝規(guī)則的一致性 基本設(shè)計規(guī)則包括各層的寬度、

3、間距及不同層次之間的間距、包含關(guān)系等 Design Rule的規(guī)定是基于工藝的變化而變化的 在特殊的設(shè)計需求下，Design rule允許部分的彈性。但是設(shè)計人員需掌握違背了rule對電路的影響,浙大微電子,8,DRC中常見術(shù)語,浙大微電子,9,浙大微電子,10,浙大微電子,11,DRC工具簡介,Mentor Calibre Cadence Dracula Synopsys Hercules,浙大微電子,12/61,Calibre DRC流程,1.DRC文件準(zhǔn)備 2.啟動軟件 3.打開版圖 4.Calibre 設(shè)置 5.Check 6.查看結(jié)果 7.修改保存再進行第5步，直到?jīng)]有錯誤（密度錯誤

4、除外）,浙大微電子,13/61,DRC文件準(zhǔn)備,去流片廠網(wǎng)站下載最新版本DRC文件 SmicDR2R_cal40_log_ll_sali_p1mx_1tm_121825.drc 路徑/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC,浙大微電子,14/61,軟件啟動,與啟動Cadence軟件一樣 進入要啟動軟件的目錄 cd fsk (自己起的名字) source

5、/opt/demo/cdsmmsim7_cal11.env icfb&,浙大微電子,15/61,打開版圖,浙大微電子,16/61,注意：ppt中部分操作步驟是通過動畫展示的，請用放映模式觀看。,啟動Calibre并設(shè)置1/2,浙大微電子,17/61,啟動Calibre并設(shè)置1/2,/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC,浙大微電子,18/61,啟動Ca

6、libre并設(shè)置1/2,浙大微電子,19/61,啟動Calibre并設(shè)置1/2,浙大微電子,20/61,啟動Calibre并設(shè)置1/2,浙大微電子,21/61,RUN DRC,啟動Calibre并設(shè)置2/2,浙大微電子,22/61,結(jié)果查看,綠色對號 表示此項 檢查通過 紅色叉號 表示此項 檢查有誤,錯誤情況說明,雙擊上圖數(shù)字，可以進行錯誤定位,浙大微電子,23/61,只顯示出錯項目,去掉次復(fù)選框,浙大微電子,24/61,演示,浙大微電子,25/61,LVS Layout Versus schematic,浙大微電子,26/61,通過DRC的版圖還需要進行LVS也就是版圖和線路圖比較。 實際上

7、就是從版圖中提取出電路的網(wǎng)表來，再與線路圖的網(wǎng)表比較。,浙大微電子,27/61,浙大微電子,28/61,版圖電路圖一致性檢查LVS,LVS 目的就是為了檢查版圖與電路圖或者數(shù)字網(wǎng)表一致。 有三種LVS形式： 版圖對模擬電路圖 版圖對數(shù)字網(wǎng)表 版圖對混合網(wǎng)表（既有數(shù)字網(wǎng)表，又有模擬電路圖）,浙大微電子,29/61,版圖對模擬電路圖LVS,1.準(zhǔn)備LVS文件 2.打開電路圖及版圖 3.啟動Calibre 4.設(shè)置 5.核對 6.查看結(jié)果 7.如果有錯，修改版圖并保存，返回第5步，直到出現(xiàn)笑臉。,浙大微電子,30/61,LVS文件準(zhǔn)備,去流片廠網(wǎng)站下載最新版本LVS文件 SmicSP1R_cal40

8、_LL_sali_p1mtx_11182533.lvs 路徑/home/smic/SMIC40nmPDK/Calibre/LVS/,浙大微電子,31/61,打開電路圖及版圖,啟動Cadence軟件 打開要做LVS的電路圖和版圖,浙大微電子,32/61,打開版圖,浙大微電子,33/61,啟動Calibre并設(shè)置1/2,浙大微電子,34/61,/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.

9、3/Calibre/LVS,浙大微電子,35/61,浙大微電子,36/61,第一次做選擇從schematic導(dǎo)出模擬網(wǎng)表，下次再做不需要選中次選項，只用在上面Files中輸出第一次導(dǎo)出的模擬網(wǎng)標(biāo)，,浙大微電子,37/61,浙大微電子,38/61,RUN LVS,浙大微電子,39/61,結(jié)果查看,浙大微電子,40/61,結(jié)果查看,浙大微電子,41/61,演示,浙大微電子,42/61,后仿真 Post Simulation,浙大微電子,43/61,提取版圖中的寄生參數(shù)并將其代入電路中進行仿真。這就是我們所說的后仿真。,浙大微電子,44/61,打開版圖,浙大微電子,45/61,啟動Calibre并設(shè)

10、置1/2,浙大微電子,46/61,/home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtx_11182533_V1.4_1R_XRC.lvs,浙大微電子,47/61,浙大微電子,48/61,netlist選擇生成格式為spectre，name從layout來,浙大微電子,49/61,RUN PEX,浙大微電子,50/61,生成三個文件，其中*.netlist是主文件，包含版圖本身的元件，在主文件中有兩個include語句，將兩個寄生參數(shù)文件包含進來 若

11、采用spectre仿真器，需將三個文件都加上.scs的后綴（在主文件的include中也要做相應(yīng)的修改）,浙大微電子,51/61,*.netlist文件的修改 Include前添加： library * section tt End后添加： endsection tt endlibrary * *可以是任意字符，注意前后一致即可,浙大微電子,52/61,打開symbol視圖，Design-Save as View Name修改為spectre post simulation時調(diào)用這個symbol，在model庫中添加提取出來的.netlist.scs file,浙大微電子,53/61,修改symbol的CDF參數(shù),浙大微電子,54/61,在Compo