1、海南大學信息科學技術學院海南大學信息科學技術學院 EDAEDA 技術課程設計報告技術課程設計報告 專業(yè)班級：專業(yè)班級：20082008 級通信工程級通信工程 姓姓 名：名： 劉劉 洋洋 學學 號：號：20081604B06220081604B062 指導老師：劉文進指導老師：劉文進 老師老師 目目 錄錄 課程設計的要求及目的課程設計的要求及目的2 前言前言 2 一一 設計內容與目的設計內容與目的 2 1.1 設計內容 3 1.2 設計目的 3 二二 方案設計方案設計 3 2.1 設計思路3 2.2 設計總體框圖4 2.3 狀態(tài)表5 2.4 電路原理圖5 2.5 靜態(tài)顯示電路5 三三 功能電路的

2、設計功能電路的設計 5 3.1 細化的設計總體框圖5 3.2 燈控制器電路設計6 3.3 計數(shù)器設計8 3.4 顯示控制部分設計12 四四 系統(tǒng)仿真圖系統(tǒng)仿真圖13 五五 設計心得會設計心得會14 六六 參考文獻參考文獻15 交通信號燈控制器設計交通信號燈控制器設計 課程設計的要求及目的：課程設計的要求及目的： 1了解電子設計的具體流程和方法。 2. 掌握電子設計的基本要求，能夠運用所學的知識解決生活中的一些問題。 3. 初步掌握 VHDL 語言編程，并設計出一個有意義的小型系統(tǒng)。 4. 掌握 MAX+plus 軟件的應用，并且了解相關硬件的組成和功能。 5. 用 EDA（Electronic

3、 Design Automation）或者原理圖完成一個課題的設 計，并達到相應的功能要求。 前言前言 伴隨著社會的發(fā)展以及人類生活水平的提高,汽車的數(shù)量在不斷增加，交通 事業(yè)得以蓬勃發(fā)展，而隨之引起的安全問題已經(jīng)不容忽視。EDA 技術的發(fā)展和 應用領域也在不斷的擴大與深入，機械、電子、通信、航空航天、化工、礦產(chǎn)、 生物、醫(yī)學、軍事等各個領域的重要性日益突出。眾所周知，隨著生活的進步， 我們身邊的交通也日益繁忙，在眾多的十字交叉路口，為了確保車輛安全，迅 速地通行，就必須在每個入口設置紅綠燈。本系統(tǒng)中設置了紅，綠，黃三色共 三種信號燈。紅燈亮禁止一切該方向的行人和車輛通行，綠燈亮允許行人和車

4、輛通行，黃燈亮則提示行駛中的車輛注意不要搶道，并讓它們有時間?？康浇?行線之外或者加快通過，同時提醒行人加快行進或者等待下一次綠燈。人行道 燈亮時，允許行人通過。 為了確保十字路口的行人和車輛順利，暢通的通過，往往采用電子控制的交通 信號來進行指揮。利用 EDA 技術設計交通燈來完成這個需求就顯的更加迫切， 同樣也是非常的實用和合理。本交通信號燈控制系統(tǒng)以十字路口為例講述設計 的功能要求和設計的具體過程。 一一 設計內容與目的：設計內容與目的： 1.1 設計內容： 用 EDA 設計一個簡單的交通燈控制器，具有如下功能： （1）設計一個交通信號燈控制器，由一條主干道和一條支干道匯合成十字路 口，

5、在每個入口處設置紅、綠、黃三色信號燈，紅燈亮禁止通行，綠燈亮允許 通行，黃燈亮則給行駛中的車輛有時間停在禁行線外。 （2）用紅、綠、黃發(fā)光二極管作信號燈，用傳感器或邏輯開關作檢測車輛是 否到來的信號。 （3）主干道處于常允許通行的狀態(tài)，支干道有車來時才允許通行。主干道亮 綠燈時，支干道亮紅燈；支干道亮綠燈時，主干道亮紅燈。 主、支干道均有車時，兩者交替允許通行，主干道每次放行 45 秒，支干道每次 放行 25 秒，設立 45 秒、25 秒計時、顯示電路。 （4）在每次由綠燈亮到紅燈亮的轉換過程中，要亮 5 秒黃燈作為過渡，使行 駛中的車輛有時間停到禁行線外，設立 5 秒計時、顯示電路。 1.2

6、 設計目的： （1）掌握十字路口交通燈控制的設計原理，并能夠運用 VHDL 編程語言編寫 出實驗程序,進一步對所學的 EDA 知識進行掌握與實際應用。 （2）學會在 MAX+plus 軟件環(huán)境中仿真，熟悉軟件的基本操作和運行環(huán)境。 （3）鍛煉自己獲取信息的能力，以及能夠獨立自主的思考和解決問題的能力。 二二 方案設計：方案設計： 2.1 設計思路 （1（主、支干道用傳感器檢測車輛到來情況，實驗電路用邏輯開關代替。 （2（45 秒、25 秒、5 秒定時信號可用順計時，也可用倒計時，計時起始信 號由主控電路給出，定時結束信號也輸入到主控電路，由主控電路啟、閉三 色信號燈或啟動另一計時電路。 （3（

7、主控電路是核心，這是一個時序電路，其輸入信號為：車輛檢測信號 （A，B） ； 45 秒、25 秒、5 秒定時信號（C，D，E） 。其狀態(tài)轉化圖如下 所示： 2.2 設計總體框圖： 2.3 狀態(tài)表 主干道支干道 指示燈亮燈時間指示燈亮燈時間 紅燈亮綠燈亮25s 紅燈亮 30s 黃燈亮5s 綠燈亮45紅燈亮 黃燈亮5s紅燈亮 50s 2.4 電路原理圖： 2.5 輸出顯示電路 ： 靜態(tài)掃描電路。 三三 功能電路的設計功能電路的設計 3.1 細化的設計總體框圖 根據(jù)設計要求和系統(tǒng)所具有功能，并參考相關的文獻資料經(jīng)行方案設計畫 出如下所示的十字路口交通燈控制器系統(tǒng)框圖，及為設計的總體方案，框圖如 下圖

8、 3.1 所示 CLK 交通燈控制及計時模塊 掃描顯示模塊 LED 顯示 3.2 燈控制器電路設計 由一條主干道和一條支干道匯合成十字路口，在每個入口處設置紅、綠、 黃、左拐允許四盞信號燈，紅燈亮禁止通行，綠燈亮允許通行，黃燈亮則給行 駛中的車輛有時間停在禁行線外，左拐燈亮允許車輛向左拐彎。信號燈變換次 序為：主支干道交替允許通行，主干道每次放行 40S，亮 5S 紅燈讓行駛中的車 輛有時間停到禁行線外，左拐放行 15 秒，亮 5S 紅燈；支干道放行 30S，亮 5S 黃燈，左拐放行 15 秒，亮 5S 紅燈，其中主支干道的紅黃綠燈表示如 MR、MY、MG、BR、BY、BG。 程序如下： LI

9、BRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JTDKZ IS PORT(CLK,SM,SB:IN STD_LOGIC; MR,MY,MG,BR,BY,BG:OUT STD_LOGIC); END ENTITY JTDKZ; ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE IS(A,B,C,D); SIGNAL STATE:STATE_TYPE; BEGIN CNT:PROCESS(CLK)IS VARIABLE S:INTEGER RANGE 0 TO 45; VARIABLE CLR,EN:BIT;

10、 BEGIN IF(CLKEVENT AND CLK=1) THEN IF CLR=0THEN S:=0; ELSIF EN=0THEN S:=S; ELSE S:=S+1; END IF; CASE STATE IS WHEN A=MR=0;MY=0;MG=1; BR=1;BY=0;BG=0; IF(SB AND SM)=1THEN IF S=45 THEN STATE=B;CLR:=0;EN:=0; ELSE STATE=A;CLR:=1;EN:=1; END IF; ELSIF(SB AND (NOT SM)=1THEN STATE=B;CLR:=0;EN:=0; ELSE STATEM

11、R=0;MY=1;MG=0; BR=1;BY=0;BG=0; IF S=5 THEN STATE=C;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0; BR=0;BY=0;BG=1; IF(SM AND SB)=1THEN IF S=25 THEN STATE=D;CLR:=0;EN:=0; ELSE STATE=C;CLR:=1;EN:=1; END IF; ELSIF SB=0THEN STATE=D;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0; BR=0;BY=1;BG=0; IF S=5 THEN STATE=A;CLR:

12、=0;EN:=0; ELSE STATE=D;CLR:=1;EN:=1; END IF; END CASE; END IF; END PROCESS CNT; END ARCHITECTURE ART; 3.3 計數(shù)器的設計 根據(jù)路上狀況，設計各個顯示計時部分，包括 45s、25s 和 5s，各部分采用 順時計數(shù)方法。各模塊如下： 程序如下： -CNT45S.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT45S IS PORT (SB,CLK,EN45:IN S

13、TD_LOGIC; DOUT45M,DOUT45B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT45S; ARCHITECTURE ART OF CNT45S IS SIGNAL CNT6B:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN PROCESS(SB,CLK,EN45) IS BEGIN IF SB=0 THEN CNT6B=CNT6B-CNT6B-1; ELSIF(CLKEVENT AND CLK=1)THEN IF EN45=1 THEN CNT6B=CNT6B+1; ELSIF EN45=0 THEN

14、CNT6BDOUT45M=01000101;DOUT45BDOUT45M=01000100;DOUT45BDOUT45M=01000011;DOUT45BDOUT45M=01000010;DOUT45BDOUT45M=01000001;DOUT45BDOUT45M=01000000;DOUT45BDOUT45M=00111001;DOUT45BDOUT45M=00111000;DOUT45BDOUT45M=00110111;DOUT45BDOUT45M=00110110;DOUT45BDOUT45M=00110101;DOUT45BDOUT45M=00110100;DOUT45BDOUT45M

15、=00110011;DOUT45BDOUT45M=00110010;DOUT45BDOUT45M=00110001;DOUT45BDOUT45M=00110000;DOUT45BDOUT45M=00101001;DOUT45BDOUT45M=00101000;DOUT45BDOUT45M=00100111;DOUT45BDOUT45M=00100110;DOUT45BDOUT45M=00100101;DOUT45BDOUT45M=00100100;DOUT45BDOUT45M=00100011;DOUT45BDOUT45M=00100010;DOUT45BDOUT45M=00100001;DO

16、UT45BDOUT45M=00100000;DOUT45BDOUT45M=00011001;DOUT45BDOUT45M=00011000;DOUT45BDOUT45M=00010111;DOUT45BDOUT45M=00010110;DOUT45BDOUT45M=00010101;DOUT45BDOUT45M=00010100;DOUT45BDOUT45M=00010011;DOUT45BDOUT45M=00010010;DOUT45BDOUT45M=00010001;DOUT45BDOUT45M=00010000;DOUT45BDOUT45M=00001001;DOUT45BDOUT45M

17、=00001000;DOUT45BDOUT45M=00000111;DOUT45BDOUT45M=00000110;DOUT45BDOUT45M=00000101;DOUT45BDOUT45M=00000100;DOUT45BDOUT45M=00000011;DOUT45BDOUT45M=00000010;DOUT45BDOUT45M=00000001;DOUT45BDOUT45M=00000000;DOUT45B=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; -CNT25S.VHD LIBRARY IEEE; USE IEEE.

18、STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT25S IS PORT(SB,SM,CLK,EN25:IN STD_LOGIC; DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY ; ARCHITECTURE ART OF CNT25S IS SIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (SB,SM,CLK,EN25) IS BEGIN IF SB=0 OR SM=0THEN

19、CNT5B=CNT5B-CNT5B-1; ELSIF(CLKEVENT AND CLK=1)THEN IF EN25=1THEN CNT5B=CNT5B+1; ELSIF EN25=0THEN CNT5BDOUT25B=00100101;DOUT25MDOUT25B=00100100;DOUT25MDOUT25B=00100011;DOUT25MDOUT25B=00100010;DOUT25MDOUT25B=00100001;DOUT25MDOUT25B=00100000;DOUT25MDOUT25B=00011001;DOUT25MDOUT25B=00011000;DOUT25MDOUT25

20、B=00010111;DOUT25MDOUT25B=00010110;DOUT25MDOUT25B=00010101;DOUT25MDOUT25B=00010100;DOUT25MDOUT25B=00010011;DOUT25MDOUT25B=00010010;DOUT25MDOUT25B=00010001;DOUT25MDOUT25B=00010000;DOUT25MDOUT25B=00001001;DOUT25MDOUT25B=00001001;DOUT25MDOUT25B=00001000;DOUT25MDOUT25B=00000110;DOUT25MDOUT25B=00000101;D

21、OUT25MDOUT25B=00000100;DOUT25MDOUT25B=00000011;DOUT25MDOUT25B=00000010;DOUT25MDOUT25B=00000001;DOUT25MDOUT25B=00000000;DOUT25M=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; -CNT05S.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT05S IS PORT (CLK,EN0

22、5M,EN05B:IN STD_LOGIC; DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT05S; ARCHITECTURE ART OF CNT05S IS SIGNAL CNT3B:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK,EN05M,EN05B) IS BEGIN IF(CLKEVENT AND CLK=1)THEN IF EN05M=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=0

23、 THEN CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; 3.4 顯示控制部分設計 根據(jù)從 JZKZ 部件中檢測到個路況，從而使不同路況顯示不同的計數(shù)時間， 模塊如下： 程序如下： -XSKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY XSKZ IS PORT(EN45,EN25,EN05M,EN05B:IN STD_LOGIC;

24、 AIN45M,AIN45B:IN STD_LOGIC_VECTOR(7 DOWNTO 0); AIN25M,AIN25B,AIN05:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUTM,DOUTB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY XSKZ; ARCHITECTURE ART OF XSKZ IS BEGIN PROCESS(EN45,EN25,EN05M,EN05B)IS BEGIN IF EN45=1THEN DOUTM=AIN45M(7 DOWNTO 0);DOUTB=AIN45B(7 DOWNTO 0)

25、; ELSIF EN05M=1THEN DOUTM=AIN05(7 DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); ELSIF EN25=1THEN DOUTM=AIN25M(7 DOWNTO 0);DOUTB=AIN25B(7 DOWNTO 0); ELSIF EN05B=1THEN DOUTM=AIN05(7 DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); END IF; END PROCESS; END ARCHITECTURE ART; 四四 總體仿真波形總體仿真波形 圖 4.1 JTDKZWZB.VHD 的全局仿真結果 圖 4.2 JTDK

26、ZWZB.VHD 的局部仿真結果 從圖 4.1 和圖 4.2 可以看出，本設計符合設計初衷，完成看所要求的設計任務。 五五 設計心得體會設計心得體會 經(jīng)過為其兩周的課程設計，本人受益匪淺。這是我們自己大學三年以來自己第一次動 手設計自己的東西，而不僅僅是停留在理論上。這一次的課程設計讓我懂得了理論的指導 意義，同時也深深知道自己實際動手能力的缺乏，深深認識到加強自己的理論指導實踐的 能力的緊迫性和重要性。 選了交通燈控制這一小項目，因為它很簡單，很容易的就用原理圖或者狀態(tài)機設計完 成。這是我選擇它的最重要的原因。但是看是簡單的交通燈控制，卻讓我明白，要想靠自 己成功的完成，還得老老實實的花大力

27、氣去做。剛開始，由于MAX+plus 這軟件對我 來說完全陌生，不知道怎么操作，我花了幾乎三天的時間去熟悉它，但是還是不能很好的 “駕馭”它，而 VHDL 語言雖然簡單，可是由于倉促上陣，一時間難以接受。在開始的兩 天，完全不知從何下手，我?guī)缀跤悬c想放棄的感覺，盡管之前參加過課程設計的同學都說 很簡單，但是我覺得非也。 接下來的幾天，實驗室，圖書館，舊書店開始出現(xiàn)了忙碌的身影，我拼命的找資料。 有關 EDA 的和電子系統(tǒng)設計的書，我前后下來看了不少于 6 本，研究書中的有關例子， 尋求設計思路和設計方法，方案，同時學習 VHDL 這門硬件描述語言，邊學邊做，仿佛自 己在做一個驚天動地大項目， “廢寢忘食” 。在進行課程設計這兩周，是我最忙的兩周，每 天晚上幾乎都到奮戰(zhàn)到 10 點才回去，很冷，但是我還是堅持下來了，盡管后面的項目做得 不是很成功，但是我覺得我還是收獲了不少，至起碼我懂得了