1、數(shù)字后端流程與工具,Notes,本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果 感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐，以及各位老師。 聞道有先后，術(shù)業(yè)有專(zhuān)攻 共同學(xué)習(xí)，共同進(jìn)步 大家有問(wèn)題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)。 Tips：可以參考QUATURS II的design flow！,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室ASIC后端文件歸檔,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),

2、3,Q & A,4,3,教研室ASIC后端文件歸檔,基于standcell的ASIC設(shè)計(jì)流程,數(shù)字前端設(shè)計(jì)。以生成可以布局布線的網(wǎng)表為終點(diǎn)。,數(shù)字后端設(shè)計(jì)。以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。 術(shù)語(yǔ)： tape-out提交最終GDS2文件做加工； Foundry芯片代工廠，如中芯國(guó)際。,算法模型 c/matlab code,RTL HDL vhdl/verilog,NETLIST verilog,Standcell library,綜合工具根據(jù)基本單元庫(kù)的功能-時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu),LAYOUT gds2,基于standcell的ASIC設(shè)計(jì)

3、流程,布局布線工具根據(jù)基本單元庫(kù)的時(shí)序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖,對(duì)功能，時(shí)序，制造參數(shù)進(jìn)行檢查,TAPE-OUT,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室ASIC后端文件歸檔,數(shù)字前端設(shè)計(jì)流程-1,綜合,RTL file,布局布線前靜態(tài)時(shí)序分析,形式驗(yàn)證,NETLIST,Meet requirements？,YES,NO,整個(gè)ASIC設(shè)計(jì)流程都是一個(gè)迭代的流程，在任何一步不能滿(mǎn)足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。 模擬電路設(shè)計(jì)的迭代次數(shù)甚至

4、更多。,數(shù)字前端設(shè)計(jì)流程-2,怎樣保證網(wǎng)表的正確性？,！,以往的方法是對(duì)網(wǎng)表文件做門(mén)級(jí)仿真。此種方式的仿真時(shí)間較長(zhǎng)，且覆蓋率相對(duì)較低。 形式驗(yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式。,數(shù)字前端設(shè)計(jì)流程-3 使用DC綜合,SYNOPSYS Design Compiler,數(shù)字前端設(shè)計(jì)流程-4 使用DC綜合,步驟可以歸納為： 1.指定綜合使用的庫(kù) 2.根據(jù)符號(hào)庫(kù)將行為級(jí)模型轉(zhuǎn)換為邏輯網(wǎng)表（由邏輯單元GTECH構(gòu)成） 3.指定綜合環(huán)境以及約束 4.進(jìn)行綜合，根據(jù)約束將邏輯網(wǎng)標(biāo)映射為實(shí)際網(wǎng)表（由標(biāo)準(zhǔn)單元構(gòu)成） 5.優(yōu)化網(wǎng)表 6.輸出綜合結(jié)果,數(shù)字前端設(shè)計(jì)流程-5 使用DC

5、綜合,ASIC的綜合與FPGA的綜合有什么不同？,！,原理是相同的！ 關(guān)鍵在于綜合目標(biāo)不同。FPGA綜合是將邏輯映射為FPGA器件資源（如LUT,REG,MEM-BLOCK）；ASIC綜合是將邏輯映射為標(biāo)準(zhǔn)單元（如門(mén)電路，寄存器，RAM,ROM）。 標(biāo)準(zhǔn)單元庫(kù)中對(duì)于某一種功能的門(mén)電路具有不同版本，分別對(duì)應(yīng)不同驅(qū)動(dòng)能力。,數(shù)字前端設(shè)計(jì)流程-6 使用DC綜合,綜合不僅僅要求功能，也要求時(shí)序！,！,綜合具有一定條件，如工作頻率、電路面積等。 門(mén)電路溝道寬度窄，自然面積小，但是驅(qū)動(dòng)能力降低，電路工作速率降低。所以要對(duì)綜合進(jìn)行約束！ 綜合器中也有靜態(tài)時(shí)序分析功能，用來(lái)計(jì)算當(dāng)前綜合結(jié)果的工作速率。 使用w

6、ire load model來(lái)估算延時(shí)。,數(shù)字前端設(shè)計(jì)流程-7 使用DC綜合,關(guān)于延時(shí)計(jì)算將在靜態(tài)時(shí)序分析部分詳細(xì)介紹。 可以參考QUATURS II軟件的ANALYSIS & SYNTHESIS工具學(xué)習(xí)DC。,TIPS:,！,數(shù)字前端設(shè)計(jì)流程-8 使用PT進(jìn)行STA,SYNOPSYS Prime Time 只是一個(gè)時(shí)序分析工具，本身不對(duì)電路做任何修改。 在ASIC流程中對(duì)于電路進(jìn)行任何修改過(guò)后都應(yīng)該使用STA工具檢查其時(shí)序，以保證電路時(shí)序滿(mǎn)足要求。 仍然采用wire load model來(lái)估算電路時(shí)序。 可以參考QUATURS II的timequest timing analyzer學(xué)習(xí)。,

7、數(shù)字前端設(shè)計(jì)流程-9 延時(shí)計(jì)算,采用wire load model可以計(jì)算電路端到端路徑延時(shí)。 端到端路徑： 寄存器輸出 寄存器輸入 寄存器輸出 輸出端口 輸入端口 寄存器輸出 延時(shí)采用標(biāo)準(zhǔn)單元庫(kù)查表進(jìn)行運(yùn)算 Input：transition time, output net capacitance Output：input to output delay，transition time Net capacitance 使用wire load model進(jìn)行估算,數(shù)字前端設(shè)計(jì)流程-10 延時(shí)計(jì)算,數(shù)字前端設(shè)計(jì)流程-11 延時(shí)計(jì)算,布局布線前， 由于無(wú)布線信息，所以連線延時(shí)只能夠通過(guò)連接關(guān)系（與

8、fanout相關(guān)）估計(jì)得到。 當(dāng)特征尺寸降低時(shí)，此種估計(jì)方法越來(lái)越不準(zhǔn)確，所以可以使用physical synthesis技術(shù)。 在布局布線后，布局布線工具可以提取出實(shí)際布線后的線網(wǎng)負(fù)載電容，此時(shí)PT可以計(jì)算實(shí)際延時(shí)(back-annote）。 可以將延時(shí)信息寫(xiě)入SDF（synopsys delay file)文件用于后仿真。,數(shù)字前端設(shè)計(jì)流程-12 PT使用流程,使用方法與DC類(lèi)似 1.指定使用的庫(kù) 2.讀入網(wǎng)表文件 3.指定時(shí)序約束及工作環(huán)境 4.進(jìn)行靜態(tài)時(shí)序分析，給出報(bào)告 從一個(gè)synthesizable subcircuit 中，pt能捕獲一個(gè)時(shí)序環(huán)境，并寫(xiě)成一系列的dc指令，在dc中

9、用其為這個(gè)subcircuit定義時(shí)間約束和時(shí)序優(yōu)化 值得關(guān)注 這兩個(gè)都支持用SDC（synopsys design constraints）格式指定設(shè)計(jì)規(guī)則，包括時(shí)間面積約束。,數(shù)字前端設(shè)計(jì)流程-13 形式驗(yàn)證,靜態(tài)時(shí)序分析檢查了電路時(shí)序是否滿(mǎn)足要求，而形式驗(yàn)證檢查了電路功能的正確性。 形式驗(yàn)證工具本質(zhì)是一個(gè)比較器！其功能就是比較兩電路功能是否完全一致。 由于在綜合過(guò)程中電路節(jié)點(diǎn)名稱(chēng)可能改變，因此可以使用形式驗(yàn)證工具找到RTL代碼中節(jié)點(diǎn)在網(wǎng)表中的對(duì)應(yīng)節(jié)點(diǎn)。,數(shù)字前端設(shè)計(jì)流程-14 邏輯錐,原理 把設(shè)計(jì)劃分成無(wú)數(shù)個(gè)邏輯錐(logic cone)的形式,以邏輯錐為基本單元進(jìn)行驗(yàn)證.當(dāng)所有的邏輯錐

10、都功能相等,則驗(yàn)證 successful ! 邏輯錐 錐頂作為比較點(diǎn).它可以由原始輸出,寄存器輸入,黑盒輸入充當(dāng) - formality自動(dòng)劃分,數(shù)字前端設(shè)計(jì)流程-15 形式驗(yàn)證,Verify RTL designs vs. RTL designs - the rtl revision is made frequently Verify RTL designs vs. Gate level netlists - verify synthesis results - verify manually coded netlists,such as Design Ware verify Gate le

11、vel netlists vs. Gate level netlists - test insertion - layout optimization,什么時(shí)候需要做形式驗(yàn)證？,！,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室ASIC后端文件歸檔,數(shù)字后端設(shè)計(jì)流程-1,目前業(yè)界廣泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter 可以參考QUARTUS II的FITTER學(xué)習(xí)。,數(shù)字后端設(shè)計(jì)流

12、程-2,哪些工作要APR工具完成？,！,芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/O PAD擺放） 標(biāo)準(zhǔn)單元的布局 時(shí)鐘樹(shù)和復(fù)位樹(shù)綜合 布線 DRC LVS DFM（Design For Manufacturing),數(shù)字后端設(shè)計(jì)流程-3,ASTRO布局布線流程,數(shù)字后端設(shè)計(jì)流程-4 布圖,布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個(gè)設(shè)計(jì)的繞線難易以及時(shí)序收斂。,電源環(huán)的寬度計(jì)算：,數(shù)字后端設(shè)計(jì)流程-4 布圖,數(shù)字后端設(shè)計(jì)流程-5 布局,Astro是一個(gè)grid based軟件，grid 分為 placement grid和routing grid. P

13、lacement grid就是所謂的unitTile, unitTile 為一個(gè)row的最小單位，standard cell 就是擺放在row上面，起擺放位置須對(duì)齊每個(gè)unitTile的邊緣，因此每個(gè)standardcell都必須是同一高度。,數(shù)字后端設(shè)計(jì)流程-5 布局,數(shù)字后端設(shè)計(jì)流程-5 時(shí)鐘樹(shù)和復(fù)位樹(shù)綜合,時(shí)鐘樹(shù)綜合的目的： 低skew 低clock latency,在DC綜合時(shí)并不知道各個(gè)時(shí)序元件的布局信息，時(shí)鐘線長(zhǎng)度不確定。 DC綜合時(shí)用到的線載模型并不準(zhǔn)確。,時(shí)鐘樹(shù)和復(fù)位樹(shù)綜合為什么要放在APR時(shí)再做呢？,！,數(shù)字后端設(shè)計(jì)流程-6 時(shí)鐘樹(shù)和復(fù)位樹(shù)綜合,數(shù)字后端設(shè)計(jì)流程-7 布線,將

14、分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和輸入輸出接口單元（I/O pad）按邏輯關(guān)系進(jìn)行互連，其要求是百分之百地完成他們之間的所有邏輯信號(hào)的互連，并為滿(mǎn)足各種約束條件進(jìn)行優(yōu)化。 布線工具會(huì)自動(dòng)進(jìn)行布線擁塞消除、優(yōu)化時(shí)序、減小耦合效應(yīng)、消除串?dāng)_、降低功耗、保證信號(hào)完整性等問(wèn)題。,數(shù)字后端設(shè)計(jì)流程-8 布線,LayerMETAL1 pitch= 0.41 LayerMETAL2 pitch= 0.46 LayerMETAL3 pitch= 0.41 LayerMETAL4 pitch= 0.46 LayerMETAL5 pitch= 0.41 LayerMETAL5 pitch= 0.46 LayerME

15、TAL7 pitch= 0.41 LayerMETAL8 pitch = 0.96,數(shù)字后端設(shè)計(jì)流程-8 布線,數(shù)字后端設(shè)計(jì)流程-8 布線,第一步 全局布線,Global route 進(jìn)行時(shí)，整個(gè)芯片會(huì)被切割成一塊塊的global routing cell (GRC)，其目的在于建立一個(gè)繞線的藍(lán)圖。對(duì)于每個(gè)GRC，Astro會(huì)去計(jì)算包含其中且可以使用的wire track，根據(jù)這些信息選擇繞線要經(jīng)過(guò)的GRC。如圖所示，有一個(gè)以X為起點(diǎn)Y為終點(diǎn)的連接需要繞線，考慮到blockage和congestion的狀況后，選擇了變化4、9、14、19、24、23、22、21、16的GRC來(lái)繞線。,數(shù)字后端

16、設(shè)計(jì)流程-9 布線,第二步 布線通道分配,在global route 時(shí)已經(jīng)將信號(hào)線分配到每個(gè)GRC，而track assignment的功能就是將這些信號(hào)線在分配到每個(gè)track上，決定每條線要走的路徑。Track assignment是以整個(gè)芯片為處理單位來(lái)作規(guī)劃，盡量繞出又長(zhǎng)又直且via數(shù)目最少的繞線。,數(shù)字后端設(shè)計(jì)流程-10 布線,第三步 詳細(xì)布線,Detail route的工作主要是將track assignment的DRC violation移除，一次是以一個(gè)switch box (SBOX)為單位來(lái)進(jìn)行修復(fù)的。SBOX由GRC構(gòu)成，且每個(gè)SBOX的邊緣會(huì)重疊一個(gè)GRC的寬度。,D

17、FM包括： 天線效應(yīng)（信號(hào)線太長(zhǎng)造成） Metal liftoff效應(yīng)防止（由金屬密度過(guò)大造成） Metal over-etching效應(yīng)防止（由金屬密度過(guò)低造成）,什么是DFM呢？,！,數(shù)字后端設(shè)計(jì)流程-11 DFM,DFM：Design For Manufacturing DFM步驟在整個(gè)布局布線流程以后開(kāi)始，主要目的是通過(guò)一些技術(shù)處理防止芯片在物理制造過(guò)程中出現(xiàn)問(wèn)題，造成芯片不能工作。DFM的目的在于提高良率。,數(shù)字后端設(shè)計(jì)流程-12,基于標(biāo)準(zhǔn)單元的APR布局布線與FPGA有什么區(qū)別？,！,基本原理是一樣的 FPGA內(nèi)部的邏輯單元以及走線資源都是固定的，布局布線工具只是完成如何使用這些資

18、源以使得整個(gè)設(shè)計(jì)收斂。 而基于標(biāo)準(zhǔn)單元的APR時(shí)，標(biāo)準(zhǔn)單元位置以及走線資源都是可以根據(jù)需要調(diào)整的，因此靈活性更大，更容易使得整個(gè)設(shè)計(jì)收斂。,數(shù)字后端設(shè)計(jì)流程-13 DRC,DRC Design Rule Check 何謂Design Rule 由于制造工藝與電路性能等原因，對(duì)版圖設(shè)計(jì)有一定要求，比如說(shuō)，線寬不能低于最低線寬，N阱間應(yīng)當(dāng)具有一定間距，每一層金屬應(yīng)當(dāng)具有一定密度等等等等。 天線規(guī)則：當(dāng)版圖中的金屬線具有一定長(zhǎng)度時(shí)，會(huì)造成天線效應(yīng)。因此需要對(duì)自動(dòng)APR工具的布線做檢查。 DUMMY：由于制造工藝要求每一層金屬必須具有一定密度，因此需要工具自動(dòng)往空余部分填充冗余金屬。,數(shù)字后端設(shè)計(jì)流程

19、-14 DRC,DRC原理：基于計(jì)算機(jī)圖形學(xué)！ 版圖中的不同結(jié)構(gòu)可以表示為不同的層，如： N阱 P阱 柵 各層金屬線 版圖中的每一個(gè)電路原件與連接線均由一系列具有一定大小，位于相應(yīng)位置的矩形構(gòu)成。 規(guī)則檢查則建模為圖形性質(zhì)計(jì)算,數(shù)字后端設(shè)計(jì)流程-14 DRC,數(shù)字后端設(shè)計(jì)流程-15 LVS,LVS layout vs schematic LVS是為了檢查版圖文件功能與原有電路設(shè)計(jì)功能的一致性。 LVS的原理：網(wǎng)表比對(duì)！ 參考網(wǎng)表為APR工具時(shí)鐘樹(shù)、復(fù)位樹(shù)綜合后的網(wǎng)表。- HDL文件 比對(duì)網(wǎng)表為L(zhǎng)VS工具從版圖中提取電路元件以及連接關(guān)系以后得到的網(wǎng)表 LVS軟件根據(jù)標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)者提供的cdl網(wǎng)

20、表文件從版圖中提取電路網(wǎng)表。,數(shù)字后端設(shè)計(jì)流程-16 LVS,什么時(shí)候需要做DRC/LVS？,！,只要對(duì)版圖信息做修改，就需要做DRC/LVS檢查。,數(shù)字后端設(shè)計(jì)流程-17 CALIBRE,MENTOR GRAPHIC CALIBRE 專(zhuān)業(yè)的DRC/LVS軟件，可以單獨(dú)使用，也可以嵌入virtuoso,astro中聯(lián)合使用。 使用foundry提供的DRC/LVS檢查腳本，可以自動(dòng)完成DRC/LVS工作，且給出錯(cuò)誤報(bào)告。 檢查出的錯(cuò)誤需要在版圖編輯工具中修改。 DRC/LVS工具還有DIVA,DRACURA等。,數(shù)字后端設(shè)計(jì)流程-18 VIRTUOSO,CADENCE VIRTUOSO 專(zhuān)業(yè)版圖編輯工具，結(jié)合CALIBRE可以對(duì)版圖做在線檢查修改。 使用方式與PRO