1、集成電路設計考點1. 填空題1. NML和 NMH的概念，熱電勢，D觸發(fā)器，D鎖存器，施密特觸發(fā)器。低電平噪聲容限：VIL-VOL高電平噪聲容限：VOH-VIH這一容限值應該大于零熱電勢：兩種不同的金屬相互接觸時，其接觸端與非接觸端的溫度若不相等，則在兩種金屬之間產(chǎn)生電位差稱為熱電勢。2. MOS晶體管動態(tài)響應與什么有關(guān)？（本征電容P77）MOS晶體管的動態(tài)響應值取決于它充放電這個期間的本征寄生電容和由互連線及負載引起的額外電容所需要的時間。本征電容的來源：基本的MOS結(jié)構(gòu)、溝道電荷以及漏和源反向偏置PN結(jié)的耗盡區(qū)。3. 設計技術(shù)（其他考點與這種知識點類似）P147怎樣減小一個門的傳播延時：減

2、小CL：負載電容主要由以下三個主要部分組成：門本身的內(nèi)部擴散電容、互連線電容和扇出電容。增加晶體管的寬長比提高VDD4. 有比邏輯和無比邏輯。有比邏輯：有比邏輯試圖減少實現(xiàn)有一個給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價。這樣的門不是采用有源的下拉和上拉網(wǎng)絡的組合，而是由一個實現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡和一個簡單的負載器件組成。無比邏輯：邏輯電平與器件的相對尺寸無關(guān)的門叫做無比邏輯。有比邏輯：邏輯電平是由組成邏輯的晶體管的相對尺寸決定的。5. 時序電路的特點：記憶功能的原理：（a）基本反饋；（b）電容存儲電荷。6. 信號完整性。（電荷分享，泄露）信號完整性問題：

3、電荷泄露電荷分享電容耦合時鐘饋通7. 存儲器與存儲的分類按存儲方式分隨機存儲器：任何存儲單元的內(nèi)容都能被隨機存取，且存取時間和存儲單元的物理位置無關(guān)。順序存儲器：只能按某種順序來存取，存取時間和存儲單元的物理位置有關(guān)。按存儲器的讀寫功能分只讀存儲器(ROM)：存儲的內(nèi)容是固定不變的，只能讀出而不能寫入的半導體存儲器。隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導體存儲器。按信息的可保存性分非永久記憶的存儲器：斷電后信息即消失的存儲器。永久記憶性存儲器：斷電后仍能保存信息的存儲器。按存儲器用途分根據(jù)存儲器在計算機系統(tǒng)中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。1.

4、簡答題1. 集成電路發(fā)展的特點: 體積愈來愈小，重量輕，引出線和焊接點少 壽命長 可靠性高 性能好且成本低便于大規(guī)模生產(chǎn)工作電壓也越來越低，能耗也變小、集成度愈來愈高。2. P181“大扇入時的設計技術(shù)”。設計者在進行設計時可以采取多種技術(shù)來降低大扇入電路的延時：調(diào)整晶體管尺寸逐級加大晶體管尺寸重新安排輸入充足邏輯結(jié)構(gòu)3. 簡述集成電路工藝中典型的光刻步驟及其相互關(guān)系。（P28） 光刻的步驟：氧化層涂光刻膠光刻機曝光光刻膠的顯影與烘干酸刻蝕旋轉(zhuǎn)、清洗與干燥各種工藝加工步驟：（擴散與離子注入、淀積、刻蝕、平面化 ）去除光刻膠（即“沙洗”）4. 什么是多晶自對準工藝，有哪些優(yōu)點？（P32）在摻雜之

5、前形成圖形的多晶硅柵實際確定了溝道區(qū)的確切位置，從而也確定了源區(qū)和漏區(qū)的位置，這一過程稱為自對準工藝。優(yōu)點：它使源和漏這兩個區(qū)域相對于柵具有非常精確的位置，而且有助于減少晶體管中的寄生電容。5. CMOS邏輯門特性：全擺幅、無比性、低輸出阻抗、高輸入阻抗、無靜態(tài)功耗、高噪聲6. 偽NMOS門的優(yōu)點（100字）設計簡單、占用面積小、速度快、功耗小偽NOMS的顯著優(yōu)點是：減少了晶體管的數(shù)目，（由CMOS的2N減少為：N+1）該門額定輸出高電平為Vdd7. 傳輸管邏輯的優(yōu)點是什么？有哪些缺點，解決的辦法是什么？優(yōu)點：通過允許原始輸入驅(qū)動柵端和源漏端來減少實現(xiàn)邏輯所需要的晶體管數(shù)目，即需要較少的晶體管

6、來實現(xiàn)給定的功能。表現(xiàn)出較低的開關(guān)功率 由于減小了電壓的擺幅，傳輸管需要較少的開關(guān)能量來充電一個節(jié)點。缺點：對于一個NMOS器件，其在傳輸0時很有效，但在上拉一個節(jié)點至VDD時性能很差，因為中間有閾值電壓將Vth，即其充點只能到達：VDD-Vth。一個純傳輸邏輯門是不能使信號再生的。經(jīng)過許多連續(xù)的級后可以看到信號逐漸減弱。當輸出為高電平時，會消耗靜態(tài)功率。解決的方法：可以插入一個CMOS反相器來彌補。8. 什么是時鐘饋通，有何危害？(P215)它是由在預充電器件的時鐘輸入和動態(tài)輸出接點之間的電容耦合引起的效應。時鐘饋通的危害在于：它可能使預充電管正常情況下的反偏結(jié)二極管變?yōu)檎蚱?。這會使電子

7、注入到襯底中，它們可能為附近處于“1”（高電平）狀態(tài)的高阻抗接點所收集，最終導致出錯,或產(chǎn)生CMOS閂鎖。9. 寫出ASIC,FPGA和CPLD英文全稱和中文名稱。ASIC ：Application Specific Integrated Circuit專用集成電路FPGA：Field-Programmable Gate Array現(xiàn)場可編程門陣列CPLD：Complex Programmable Logic Device 復雜可編程邏輯器件10. 相比于靜態(tài)邏輯電路，動態(tài)邏輯電路的優(yōu)點有哪些？動態(tài)邏輯電路的優(yōu)點： 1.晶體管的數(shù)目明顯減少（N+2） 2.具有較快的開關(guān)速度11. 克服電容串擾

8、的方法（7點）。1.盡量避免浮空節(jié)點2.敏感節(jié)點應當很好地與全擺幅信號隔離3.在滿足時序約束的范圍內(nèi)盡量加大上升（下降）時間。4.在敏感的低擺幅布線網(wǎng)絡中采用差分信號傳輸方法。5.為了使串擾最小，不要使兩條信號線之間的電容太大。6.必要時可在兩個信號之間增加一條屏蔽線-GND或VDD7.不同層上信號之間的線間電容可以通過增加額外的布線層來進一步減少。12. 分析時鐘抖動和偏差的來源。時鐘偏差：集成電路中一個時鐘翻轉(zhuǎn)的到達時間在空間上的差別通常稱為時鐘偏差。時鐘偏差是有時鐘路徑的靜態(tài)不匹配以及時鐘在負載上的差異造成的。時鐘抖動：在芯片的某一個定點上時鐘周期發(fā)生暫時的變化，即時鐘周期在每個不同的周

9、期上可以縮短或加長。來源：1.時鐘的產(chǎn)生 2.器件制造中的偏差 3.互連偏差 4.環(huán)境變化 5.電容耦合 13. Mealy和Moore結(jié)構(gòu)的異同。Moore型狀態(tài)機：下一狀態(tài)只由當前狀態(tài)決定，即次態(tài)=f(現(xiàn)狀，輸入)，輸出=f（現(xiàn)狀）；Mealy型狀態(tài)機：下一狀態(tài)不但與當前狀態(tài)有關(guān)，還與當前輸入值有關(guān)，即次態(tài)=f(現(xiàn)狀，輸入)，輸出=f（現(xiàn)狀，輸入）；Moore型狀態(tài)機的輸出信號是直接由狀態(tài)寄存器譯碼得到，而Mealy型狀態(tài)機則是以現(xiàn)時的輸入信號結(jié)合即將變成次態(tài)的現(xiàn)態(tài)，編碼成輸出信號。Moore 狀態(tài)機和 Mealy 狀態(tài)機的狀態(tài)的是相同的，當前的狀態(tài)和輸入共同決定下一個狀態(tài)是什么。 14.

10、 SRAM和DRAM的存儲原理和特征，分別畫出它們的單元電路。 SRAM，基于正反饋，有電源數(shù)據(jù)就存在，面積大，集成度低，速度快，噪聲容限高DRAM，基于電荷存儲，數(shù)據(jù)需頻繁刷新，集成度高，功耗相對大3.D觸發(fā)器，D鎖存器D觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不是時鐘控制的電平敏感的設備。鎖存器通過鎖存信號控制，不鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。鎖存器和D觸發(fā)器實現(xiàn)的邏輯功能基本相同，都是暫存數(shù)據(jù)。由與非門搭建的話，鎖存器所耗用的邏輯資源比D觸發(fā)器少，所以使用鎖存器有更高的集成度，但鎖

11、存器有一下缺點：（1）對毛刺敏感，毛刺信號會傳遞下去，無異步復位端，不能在芯片上電時處在一個確定的狀態(tài)；（2）會使靜態(tài)時序分析變得復雜，可測性不好，不利于設計的可重用，所以當今的ASIC設計中除了CPU這種甚高速電路，一般不提倡使用鎖存器；（3）FPGA器件中有大量的D觸發(fā)器結(jié)構(gòu)而沒有鎖存器這種現(xiàn)成的結(jié)構(gòu)，使用鎖存器會更耗資源，如何避免使用鎖存器：（1）時序邏輯電路中，可用帶使能端的D觸發(fā)器實現(xiàn)；（2）在組合進程中賦默認值；（3）對所有輸入條件賦輸入值，以覆蓋所有條件分支（特別是if.else.和case結(jié)構(gòu)）；（4）避免產(chǎn)生組合電路反饋，組合電路反饋會引起精確靜態(tài)時序分析難以實現(xiàn)等一系列問題。在有些設計中，不可避免的需要用到鎖存器，如在PCI接口設計中要完成PCI規(guī)范中對Reset功能的定義?？梢酝ㄟ^多位選擇器，有測試模式管腳做選擇控制位來使設計是可測試的。一.系統(tǒng)設計的挑戰(zhàn)：1.時鐘（會產(chǎn)生時鐘偏差clock skew）2.電源分布網(wǎng)絡的設計問題二.封裝是硅芯片上是現(xiàn)代電路與外界之間的接口，因此它對集成電路的性能、可靠性、壽命及成本具有重要的影響。 三.實際的MOS管的二級效應： 閥值變化、載流子效應、CMOS門鎖效應 四.工藝偏差的原因： 1.由于淀積或雜質(zhì)擴散期間的不均勻情況引起工藝參數(shù)（如雜質(zhì)濃度密度、氧化層厚度以及擴散深度）不同。這些