1、 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)設(shè)計(jì)課程：CPLD/FPGA設(shè)計(jì)設(shè)計(jì)內(nèi)容：2FSK的調(diào)制解調(diào)涉及專業(yè)：通信工程實(shí)驗(yàn)人員：指導(dǎo)教師：劉明珠基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)摘要：在數(shù)字通信系統(tǒng)中，數(shù)字調(diào)制與解調(diào)技術(shù)占有非常重要的地位。本人通過(guò)對(duì)FSK調(diào)制解調(diào)的基本原理了解，用VHDL語(yǔ)言實(shí)現(xiàn)了2FSK調(diào)制解調(diào)器的設(shè)計(jì)，仿真結(jié)果表明此設(shè)計(jì)方案是可行的，系統(tǒng)具有較高的實(shí)用性和可靠性。加深了對(duì)VHDL語(yǔ)言的了解和掌握，特別是對(duì)于通信工程的學(xué)生進(jìn)一步理解通信原理，對(duì)提高個(gè)人對(duì)通信工程的興趣和動(dòng)手、思考能力有很大的幫助。一， 實(shí)驗(yàn)?zāi)康模?， 通過(guò)實(shí)驗(yàn)加深對(duì)VHDL語(yǔ)言基本語(yǔ)句的理解和掌握； 2，培養(yǎng)自

2、主思考獨(dú)立完成VHDL程序設(shè)計(jì)的能力； 3，加深學(xué)生（尤其通信工程）對(duì)所學(xué)專業(yè)知識(shí)的掌握；4，培養(yǎng)學(xué)生的專業(yè)興趣和獨(dú)立思考能力。二， 設(shè)計(jì)原理：1，F(xiàn)SK頻移鍵控：FSK又稱頻移鍵控，它是利用載頻頻率的變化來(lái)傳遞數(shù)字信息。數(shù)字調(diào)頻信號(hào)可以分為相位離散和相位連續(xù)兩種。若兩個(gè)載頻由不同的獨(dú)立振蕩器提供，它們之間的相位互不相關(guān)，就稱為相位離散的數(shù)字調(diào)頻信號(hào)；若兩個(gè)頻率由同一振蕩器提供，只是對(duì)其中一個(gè)載頻進(jìn)行分頻，這樣產(chǎn)生的兩個(gè)載頻就是相位連續(xù)的數(shù)字調(diào)頻信號(hào)。本實(shí)驗(yàn)中,二進(jìn)制的基帶信號(hào)是用兩電平來(lái)表示的。1對(duì)應(yīng)于載波頻率F1,0對(duì)應(yīng)于F2。2，2FSK的調(diào)制FSK就是利用載波信號(hào)的頻率變化來(lái)傳遞數(shù)字信

3、息。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)之間變化。故其表達(dá)式為：所以2FSK的調(diào)制波形如下：實(shí)現(xiàn)數(shù)字頻率調(diào)制的一般方法有兩種, 直接調(diào)頻法和鍵控法。直接調(diào)頻法：即連續(xù)調(diào)制中的調(diào)頻(FM) 信號(hào)的產(chǎn)生方法,是將輸入的基帶脈沖去控制一個(gè)振蕩器的參數(shù)而改變振蕩頻率,這種方法實(shí)現(xiàn)容易,輸出的波形相位是連續(xù)的,但電路的振蕩頻率穩(wěn)定性較差。鍵控法：是用數(shù)字信號(hào)去控制兩個(gè)獨(dú)立振蕩器,兩個(gè)門電路按數(shù)字信號(hào)的變化規(guī)律通斷。 3,2FSK的解調(diào)2FSK頻移鍵控信號(hào)的解調(diào)方法有多種，有模擬鑒頻法德數(shù)字檢測(cè)法，有非相干解調(diào)方法和相干解調(diào)方法。然而在數(shù)字系統(tǒng)中倡議使用數(shù)字檢測(cè)法較為方便和有效，

4、具體的原理和方法我們將會(huì)在第三部分詳細(xì)介紹。三，研究?jī)?nèi)容：這一部分我們會(huì)詳細(xì)研究和討論怎樣用數(shù)字方式和VHDL語(yǔ)言來(lái)實(shí)現(xiàn)2FSK的調(diào)制和解調(diào)。12FSK調(diào)制器設(shè)計(jì)1.1 分頻法實(shí)現(xiàn)2FSK調(diào)制器 在數(shù)字系統(tǒng)中我們可以借用調(diào)制方法中開(kāi)閉開(kāi)關(guān)的鍵控法萊實(shí)現(xiàn)2FSK的調(diào)制。利用分頻器的知識(shí)來(lái)求取不同頻率的兩列方波f1,f2來(lái)作為信號(hào)的載波，通過(guò)對(duì)信號(hào)的檢測(cè)，判斷信號(hào)是否為0或1來(lái)決定信號(hào)f1或f2通過(guò)，實(shí)現(xiàn)2FSK的調(diào)制。實(shí)現(xiàn)2FSK調(diào)制的原理方框圖如圖1所示。圖1 2FSK調(diào)制實(shí)現(xiàn)原理框圖其中FSK調(diào)制的核心部分包括分頻器、二選一選通開(kāi)關(guān)等，圖中的兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號(hào)；二選一選通開(kāi)關(guān)

5、的作用是以基帶信號(hào)作為控制信號(hào)，當(dāng)基帶信號(hào)為0時(shí)，選通載波f1；當(dāng)基帶信號(hào)為1時(shí)，選通載波f2。從選通開(kāi)關(guān)輸出的信號(hào)就是數(shù)字FSK信號(hào)。這里的調(diào)制信號(hào)為數(shù)字信號(hào)。22FSK解調(diào)器的設(shè)計(jì)2.1 分頻法實(shí)現(xiàn)2FSK解調(diào)器通過(guò)調(diào)制過(guò)程我們里了解到2FAK利用載波頻率的不同來(lái)實(shí)現(xiàn)信號(hào)01的區(qū)分和傳輸，所以我們也同樣可以利用傳出信號(hào)頻率的大小來(lái)識(shí)別原始信號(hào)的值，一般情況下我們利用高頻來(lái)代表信號(hào)1時(shí)準(zhǔn)確度較高，詳細(xì)的證明在這里不做解釋了。 利用信號(hào)波形在單位時(shí)間內(nèi)（例如clk信號(hào)的n個(gè)周期，一般去f1,f2信號(hào)周期的最小公倍數(shù)）上升沿的次數(shù)來(lái)測(cè)定信號(hào)頻率。顯而易見(jiàn)，只要是在單位時(shí)間內(nèi)上升沿次數(shù)高的頻率一定

6、就大，次數(shù)可能會(huì)呈現(xiàn)倍數(shù)關(guān)系，然后判斷決定讓次數(shù)大的那個(gè)單位時(shí)間里輸出1,反之輸出0。實(shí)現(xiàn)2FSK解調(diào)器的原理方框圖如圖2所示。圖2 2FSK解調(diào)實(shí)現(xiàn)原理框圖。3，2FSK調(diào)制解調(diào)器整體設(shè)計(jì)對(duì)于2FSK調(diào)制解調(diào)的整體設(shè)計(jì)，通過(guò)前兩個(gè)過(guò)程的分析就變得十分簡(jiǎn)單，只要保證兩個(gè)過(guò)程時(shí)鐘信號(hào)一致，且調(diào)制的輸出信號(hào)作為解調(diào)的輸入信號(hào)即可。在整體設(shè)計(jì)過(guò)程中，整體電路如圖3所示，其中x為基帶信號(hào)，y為經(jīng)過(guò)調(diào)制解調(diào)后的解調(diào)信號(hào)。圖3 2FSK調(diào)制解調(diào)整體電路。四，源程序代碼:1.FSK調(diào)制VHDL程序Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_lo

7、gic_arith.all;Use ieee.std_logic_unsigned.all;Entity fsk is Port(clk：in std_logic; Start:in std_logic; x：in std_logic; y：out std_logic);end fsk;architecture behave of fsk is signal q1:integer range 0 to 11; signal q2:integer range 0 to 3; signal f1,f2:std_logic;begin process(clk，start) begin if(clke

8、vent and clk=1)then if(start=0)then q1=0; elsif(q1=5)then f1=1;q1=q1+1; elsif(q1=11)then f1=0;q1=0; else f1=0;q1=q1+1; end if; end if;end process; process(clk,start) begin if(clkevent and clk=1)then if(start=0)then q2=0; elsif(q2=1)then f2=1;q2=q2+1; elsif(q1=3)then f2=0;q2=0; else f2=0;q2=q2+1; end

9、 if; end if;end process;process(clk,x)beginif(clkevent and clk=1)then if(x=1)then y=f1; else y=f2; end if;end if;end process;end behave;2.FSK解調(diào)VHDL程序Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity fsk2 is Port(clk：in std_logic; Start:in st

10、d_logic; x：in std_logic; y：out std_logic);end fsk2;architecture behave of fsk2 is signal q:integer range 0 to 11; signal xx:std_logic; signal m:integer rang 0 to 4;begin process(clk,start) beginif(clkevent and clk=1)then xx=x; if(start=0)then q=0; elsif(q=11)then q=0; else q=q+1； end if;end if; end

11、process; process(xx,q) begin if(q=11)then m=0;elseif(q=10)then if(m2)theny=0; else y=1;end if; end if;if(xxevent and xx=1)then m=m+1;end if;end if;end process;end behav；3.FSK調(diào)制解調(diào)VHDL程序Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity fsk is

12、Port(clk：in std_logic; Start:in std_logic; x：in std_logic; y：out std_logic);end fsk;architecture behave of fsk is signal q1:integer range 0 to 11; signal q2:integer range 0 to 3; signal f1,f2:std_logic; signal xx:std_logic;begin process(clk,start) begin if(clkevent and clk=1)then if(start=0)then q1=

13、0; elsif(q1=5)then f1=1;q1=q1+1; elsif(q1=11)then f1=0;q1=0; else f1=0;q1=q1+1; end if; end if;end process; process(clk,start) begin if(clkevent and clk=1)then if(start=0)then q2=0; elsif(q2=1)then f2=1;q2=q2+1; elsif(q1=3)then f2=0;q2=0; else f2=0;q2=q2+1; end if; end if;end process;process(clk,x)b

14、eginif(clkevent and clk=1)then if(x=1)then xx=f1; else xx=f2; end if;end if;end process; process(xx,q1) begin if(q1=11)then m=0;elseif(q1=10)then if(m2)theny=0; else y=1;end if;end if;if(xxevent and xx=1)then m=m+1;end if;end if;end process;end behave;五，結(jié)果仿真1.2FSK調(diào)制器仿真結(jié)果2FSK調(diào)制器仿真結(jié)果2.2FSK解調(diào)仿真結(jié)果2FSK解調(diào)仿真結(jié)果3.2FSK調(diào)制解調(diào)仿真結(jié)果2FSK調(diào)制解調(diào)仿真結(jié)果六，實(shí)驗(yàn)結(jié)論基于2FSK的基本原理，進(jìn)行二進(jìn)制調(diào)制解調(diào)器的設(shè)計(jì)。運(yùn)用VHDL語(yǔ)言對(duì)器件進(jìn)行功能描述，進(jìn)行仿真。設(shè)計(jì)過(guò)程中調(diào)制階段的基帶信號(hào)，經(jīng)調(diào)制仿真得到解調(diào)所需的輸入信號(hào)。解調(diào)階段對(duì)來(lái)自調(diào)制階段得到的信號(hào)進(jìn)行解調(diào)，所得解調(diào)信號(hào)即為原來(lái)調(diào)制基帶信號(hào)，起到了