1、CPLD與電子CAD報(bào)告班 號(hào)： 序 號(hào)：學(xué) 號(hào)：姓 名： 同組同學(xué)姓名：三峽大學(xué)電氣與新能源學(xué)院CPLD及電子CAD第一章 VHDL中的進(jìn)程、信號(hào)與變量1.VHDL中的基本單元結(jié)構(gòu)及基本內(nèi)容：1.Entity(實(shí)體)：像一個(gè)黑盒子一樣，用來(lái)說(shuō)明模型外部的輸入輸出特征2.Architecture（構(gòu)造體）：用來(lái)定義模型的內(nèi)容和功能，每一個(gè)構(gòu)造體必須有一個(gè)實(shí)體與它相對(duì)應(yīng)，所以兩者一般成對(duì)出現(xiàn)；3.Generic(類屬參量)：規(guī)定端口的大小、實(shí)體中子元件的數(shù)目等；4.Ports（端口）：是實(shí)體的一部分，主要用于信號(hào)的傳輸；常見的端口類型有IN（數(shù)據(jù)只能進(jìn)實(shí)體），OUT（數(shù)據(jù)只能流出實(shí)體），INOU

2、T（即可流進(jìn)又可流出），BUFFER（數(shù)據(jù)流進(jìn)實(shí)體同時(shí)可被反饋）；5.數(shù)據(jù)類型:BIT(位類型，只取0或1)；BIT_VECTOR（位矢量類型，包含一組位類型）6.Std_Logic數(shù)據(jù)類型：電路中有三態(tài)邏輯必須用std_logic和std_logic_vector；7.構(gòu)造體：描述實(shí)體的內(nèi)部結(jié)構(gòu)和邏輯功能，和實(shí)體相聯(lián)系，一個(gè)實(shí)體可以有多個(gè)構(gòu)造體，構(gòu)造體的運(yùn)行時(shí)并發(fā)的；2.進(jìn)程:進(jìn)程語(yǔ)句是VHDL中最重要的語(yǔ)句，具有并行和順序行為的雙重性，其特點(diǎn)主要有：1.進(jìn)程和進(jìn)程語(yǔ)句之間是并行的關(guān)系；2.進(jìn)程內(nèi)部是一組連續(xù)執(zhí)行的順序語(yǔ)句；3.進(jìn)程語(yǔ)句與結(jié)構(gòu)體中的其余部分進(jìn)行信息交流是靠信號(hào)來(lái)完成的；4.一

3、個(gè)構(gòu)造體可以有多個(gè)進(jìn)程語(yǔ)句；5.進(jìn)程的基本格式：【進(jìn)程標(biāo)號(hào)：】PROCESS(信號(hào)敏感表)ISBEGINEND PROCESS進(jìn)程標(biāo)號(hào);6.進(jìn)程舉例library ieee;use ieee.std_logic_1164.all;entity if_case_53_54 is port(a,b,c,d: in std_logic;sel : in std_logic_vector (1 downto 0);y,z:out std_logic);end if_case_53_54;architecture logic if_case_53_54 isbeginif_label:process(a

4、,b,c,d,sel)beginif sel=00 then y=a;elsif sel=01 then y=b;elsif sel=10 then y=c;else yzzzzz=0;end case;end process case_label;end logic;7.其仿真波形為3.信號(hào) (一種重要的數(shù)據(jù)對(duì)象) ：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線。它可以代表連線、內(nèi)連元件、或端口。用“=”來(lái)給信號(hào)賦值。信號(hào)可以作為實(shí)體中進(jìn)程模塊之間的信息交流媒介，信號(hào)存在于進(jìn)程外。信號(hào)定義的語(yǔ)句格式與變量相似，信號(hào)定義也可以設(shè)置初始值。在進(jìn)程中只能將信號(hào)列入敏感表，而不能將變量列入

5、敏感表。信號(hào)的定義格式： SIGNAL 信號(hào)名： 數(shù)據(jù)類型：=初始值；信號(hào)的賦值語(yǔ)句表達(dá)式： 目標(biāo)信號(hào)名 = 表達(dá)式；/*這里的表達(dá)式可以是一個(gè)運(yùn)算表達(dá)式，也可以是數(shù)據(jù)對(duì)象（變量、信號(hào)或常量）*/4.變量的定義及特點(diǎn):1.變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。2.必須在進(jìn)程和子進(jìn)程的說(shuō)明性區(qū)域說(shuō)明。3.不能表達(dá)連線和存儲(chǔ)元件。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。4.定義變量的一般表述：WARIABLE 變量名 ：數(shù)據(jù)類型 := 初始值；5.變量賦值的一般表述為:目標(biāo)變量名 := 表達(dá)式； 因此，變量賦值符號(hào)是“：=”，變量數(shù)值的改變是通過(guò)變量賦值來(lái)實(shí)現(xiàn)的。賦值語(yǔ)句右方的“表達(dá)

6、式”必須是一個(gè)與“目標(biāo)變量名”具有相同數(shù)據(jù)類型的數(shù)據(jù)，這個(gè)表達(dá)式可以是一個(gè)運(yùn)算表達(dá)式，也可以是一個(gè)數(shù)值。5.信號(hào)與變量的區(qū)別（如下表）：比較對(duì)象信號(hào)SIGNAL變量VARIABLE賦值符號(hào)=:=適用范圍在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用只能在所定義的進(jìn)程中使用基本用法用于作為電路中的信號(hào)連線用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元行為特征在進(jìn)程的最后才對(duì)信號(hào)賦值，有延遲立即賦值，無(wú)延遲6.舉例說(shuō)明程序功能：以上是一個(gè)信號(hào)的例子，a和b相或得e，c和d相或得f，然后e和f相與得到輸出g。其中e和f是在構(gòu)造體內(nèi)部聲明的內(nèi)部連接信號(hào)。第二章 并行語(yǔ)句、順序語(yǔ)句1.并行語(yǔ)句 1.在VHDL中，并行語(yǔ)句有多種語(yǔ)句格

7、式，包括：并行信號(hào)賦值語(yǔ)句、進(jìn)程語(yǔ)句、塊語(yǔ)句、條件信號(hào)賦值語(yǔ)句、元件例化語(yǔ)句，生成語(yǔ)句，并行過(guò)程調(diào)用語(yǔ)句。2.并行信號(hào)賦值語(yǔ)句：它包括簡(jiǎn)單信號(hào)賦值語(yǔ)句、條件信號(hào)賦值語(yǔ)句和選擇信號(hào)賦值語(yǔ)句。3.并行語(yǔ)句的優(yōu)點(diǎn)：并行語(yǔ)句是硬件描述語(yǔ)言與一般軟件程序的最大區(qū)別所在，所以并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行都是同時(shí)進(jìn)行的，即他們的執(zhí)行順序與語(yǔ)句的書寫的先后順序無(wú)關(guān)。這種并行性是由硬件本身的并行性所決定的，即電路接通電源，它的各部分就會(huì)按照事先設(shè)計(jì)好的方案同時(shí)工作。4.并行語(yǔ)句有with_select_then,when_else,if_then_else和case_when四種。例如 With s select

8、x=a when “00”, b when “01”, c when “10”, d when others; 這是with_select_then語(yǔ)句,該語(yǔ)句的作用是當(dāng)s分別為“00”“01”“10”時(shí)，對(duì)應(yīng)把a(bǔ),b,c賦值給x，否則把d賦值給x。2.順序語(yǔ)句 1.每一條語(yǔ)句的執(zhí)行順序與其書寫順序一致。2.順序語(yǔ)句只能出現(xiàn)在進(jìn)程、函數(shù)和過(guò)程中。3.順序語(yǔ)句包括：賦值語(yǔ)句、流程控制語(yǔ)句、等待語(yǔ)句、子程序調(diào)用語(yǔ)句、返回語(yǔ)句、空操作語(yǔ)句。4.順序語(yǔ)句舉例：程序如下業(yè)截圖程序調(diào)試步驟：選擇file-new,然后選擇waveform Editorfile，再?gòu)南吕斜碇羞x擇.擴(kuò)展名，并按ok，即可創(chuàng)建

9、一個(gè)新的無(wú)標(biāo)題的文件，保存并修改名稱。 選擇file，在出現(xiàn)的對(duì)話框中輸入，按，則設(shè)置了結(jié)束時(shí)間；選擇，輸入，按；選擇菜單項(xiàng)選中框中和項(xiàng)，選擇，選擇按鈕，按根據(jù)需要編輯波形。程序工作原理：程序中進(jìn)程里的是順序語(yǔ)句，既有信號(hào)又有變量，由于賦值無(wú)延遲，而變量賦值有延遲，因此當(dāng)為時(shí)，最終的輸出（）為程序截圖：仿真波形截圖：輸出（）為.3、第三章 循環(huán)語(yǔ)句、雙向口.循環(huán)語(yǔ)句.循環(huán)語(yǔ)句的基本格式為：LOOP標(biāo)號(hào)：重復(fù)模式LOOP順序語(yǔ)句；END LOOP LOOP標(biāo)號(hào)舉例說(shuō)明：for i in 7 downto 4 loopshift_var(i):= shift_var(i-4);end loop;該

10、語(yǔ)句的作用是當(dāng)i=4,5,6,7時(shí)，執(zhí)行順序語(yǔ)句shift_var(i):= shift_var(i-4)。.雙向口雙向口申明的格式為：雙向口標(biāo)號(hào)：INOUT 數(shù)據(jù)類型；.雙向口既可以作為輸入也可以作為輸出。雙向端口在完成輸入功能時(shí)，必須使原來(lái)成輸出模式的端口成高阻態(tài)，否則，待輸入的外部數(shù)據(jù)勢(shì)必會(huì)與端口處原有電平發(fā)生“線與”，導(dǎo)致無(wú)法將外部數(shù)據(jù)正確的讀入，從而實(shí)現(xiàn)“雙向”的功能。波形仿真過(guò)程為：MAX+plus II Waveform Editor （Options Grid Size 50ms） Node Enter Nodes from SNF List 給定輸入信號(hào)高低電平 XC選中所有

11、輸入信號(hào)，點(diǎn)擊右鍵 Enter Group ，可以創(chuàng)建組。循環(huán)語(yǔ)句程序仿真截圖：.雙向口舉例程序：ENTITY ldcnt IS PORT (clk, ld, oe: IN std_logic;count: INOUT std_logic_vector(7 DOWNTO 0);END ldcnt; ARCHITECTURE archldcnt OF ldcnt ISSIGNAL int_count: std_logic_vector(7 DOWNTO 0); BEGINcnt: PROCESS (clk)BEGINIF rising_edge(clk) THENIF ld=1 THEN int

12、_count = count; ELSE int_count = int_count + 1;END IF;END IF;END PROCESS cnt ;outen: PROCESS (oe, int_count) BEGINIF oe = 1 THEN count = int_count ; ELSE count Z) ; END IF ;END PROCESS outen;END archldcnt; 雙向口仿真波形如下圖：4、第四章 數(shù)字鐘綜合設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模?.掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法；2.掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法；3.繼續(xù)鞏固多位共用級(jí)掃描顯示數(shù)碼管的驅(qū)

13、動(dòng)及編碼；4.掌握揚(yáng)聲器的驅(qū)動(dòng)；5.LED燈的花樣顯示；6.掌握EPLD技術(shù)的層次化設(shè)計(jì)方法。7.能將數(shù)字鐘的各個(gè)單元電路組合成整機(jī)電路。8.會(huì)裝配和調(diào)試數(shù)字鐘電路。9.會(huì)制作分頻電路。10.會(huì)用中規(guī)模集成電路制作出組合邏輯電路和時(shí)序邏輯電路。二、實(shí)驗(yàn)原理1.這里用到了狀態(tài)機(jī)，六十、二十四進(jìn)制的計(jì)數(shù)器，分頻器等。2.在同一EPLD 芯片EP1K30TC144-1 上集成了如下電路模塊：時(shí)鐘計(jì)數(shù)： 秒60 進(jìn)制BCD 碼計(jì)數(shù)分60 進(jìn)制BCD 碼計(jì)數(shù)時(shí)24 進(jìn)制BCD 碼計(jì)數(shù)同時(shí)計(jì)數(shù)器有清零、調(diào)分、調(diào)時(shí)功能。在整數(shù)時(shí)間能提供報(bào)時(shí)信號(hào)。具有驅(qū)動(dòng)8 位八段共陰極掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和八段字形

14、譯碼輸出。揚(yáng)聲器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一塊的功能和各模塊之間的接口。先分做和調(diào)試其中之一，然后再將各模塊聯(lián)合起來(lái)聯(lián)試。對(duì)于不同目錄下的同一設(shè)計(jì)，模塊說(shuō)明如下：各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊；掃描分時(shí)顯示，譯碼模塊；揚(yáng)聲鍵編碼模塊；微秒功能；鬧鐘功能；3.由程序生成元件的過(guò)程：MAX+plus II Graphic Editor 點(diǎn)擊右鍵 Enter Symbol 選擇要生成元件的程序。4.狀態(tài)機(jī)用來(lái)切換數(shù)字鐘的三種功能，程序如下：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsign

15、ed.all; entity state_out_53_54 is port(clk,clr:in std_logic; sel:in std_logic_vector(1 downto 0); hml,hmy,mmg,mms,smg,sms,sfg,sfs,ssg,sss,dfg,dfs,dsg,dss: in std_logic_vector(3 downto 0); mg,ms,fg,fs,sg,ss:out std_logic_vector(3 downto 0); speaker_control:out std_logic); end state_out_53_54;ARCHITEC

16、TURE arch_1 OF state_out_53_54 ISTYPE clock_states IS (shizhong, dingshi, miaobiao); SIGNAL sm: clock_states;BEGINfsm: PROCESS (clk, clr)BEGIN IF clr = 1 THEN sm IF sel=01 THEN sm IF sel=10 THEN sm IF sel=00 THEN sm sm = shizhong;END CASE;END IF; END PROCESS fsm;mg = smg WHEN (sm = shizhong) ELSE hm

17、l WHEN (sm = miaobiao) ELSE 0000; ms = sms WHEN (sm = shizhong) ELSE hmy WHEN (sm = miaobiao) ELSE 0000; fg = sfg WHEN (sm = shizhong) ELSE dfg WHEN (sm = dingshi) ELSE mmg WHEN (sm = miaobiao) ELSE 0000; fs = sfs WHEN (sm = shizhong) ELSE dfs WHEN (sm = dingshi) ELSE mms WHEN (sm = miaobiao) ELSE 0

18、000; sg = ssg WHEN (sm = shizhong) ELSE dsg WHEN (sm = dingshi) ELSE 0000; ss = sss WHEN (sm = shizhong) ELSE dss WHEN (sm = dingshi) ELSE 0000; speaker_control =1 WHEN (sss=dss and ssg=dsg and sfs=dfs and sfg=dfg) ELSE 0;END arch_1;5.六十進(jìn)制計(jì)數(shù)器用作秒和分，二十四進(jìn)制的用作小時(shí)，六十進(jìn)制的程序如下：library ieee;use ieee.std_logic

19、_1164.all;use ieee.std_logic_signed.all;entity C60_53_54 is port(clk,clr,en: in std_logic; carry : out std_logic; ge,shi : out std_logic_vector(3 downto 0); end C60_53_54; architecture one of C60_53_54 issignal s,g :std_logic_vector(3 downto 0);begin process(clk,clr,en,s,g) begin if clr=1 then s=000

20、0;g=0000; elsif clkevent and clk=1 then if en=0 then if s=5 and g=1001 then s=0000;g=0000; carry=1; elsif g=1001 then - and s6 then s=s+1;g=0000; else g=g+1;carry=0; end if; end if; end if; end process; ge=g; shi=s; end; 六十進(jìn)制仿真波形截圖： 6.二十四進(jìn)制程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_log

21、ic_signed.all;entity C24_53_54 IS port(clk,clr,en: in std_logic; carry : out std_logic; ge,shi : out std_logic_vector(3 downto 0); end C24_53_54; architecture one of C24_53_54 issignal s,g :std_logic_vector(3 downto 0);begin process(clk,clr,en,s,g) begin if clr=1 then s=0000;g=0000; elsif clkevent a

22、nd clk=1 then if en=0 then if s=2 and g=0011 then s=0000;g=0000; carry=1; elsif g=1001 then - and s2 then s=s+1;g=0000; else g=g+1;carry=0; end if; end process; ge=g;shi=s;end; 7.驅(qū)動(dòng)蜂鳴器程序截圖：8.數(shù)字鐘綜合結(jié)果截圖（由于一個(gè)圖放不下，分兩圖）：9.實(shí)驗(yàn)完成的效果：1.可清零；2.微秒為00-99一百進(jìn)制計(jì)數(shù)器，秒分為00-59六十進(jìn)制計(jì)數(shù)器，時(shí)為00-23二是進(jìn)制計(jì)數(shù)器；3.可手動(dòng)校正分時(shí)，1鍵清零，2鍵暫停，

23、5鍵調(diào)秒，6鍵調(diào)分，7鍵調(diào)時(shí)，8鍵調(diào)節(jié)三種狀態(tài)；4.計(jì)時(shí)過(guò)程具有報(bào)時(shí)功能，當(dāng)時(shí)間達(dá)到整點(diǎn)時(shí)報(bào)時(shí)，當(dāng)達(dá)到整分時(shí)報(bào)時(shí)。 第五章Protel原理圖、PCB圖一、實(shí)驗(yàn)?zāi)康模篴) 初步掌握PROTE199 軟件的使用；b) 了解由555 組成多諧振蕩器，555 組成單穩(wěn)態(tài)觸發(fā)器。二、實(shí)驗(yàn)原理：多諧振蕩器的工作原理如下：當(dāng)工作電源接通后，通過(guò)R1、R2 對(duì)電容C1 充電，當(dāng)VC 上的電壓上升到2/3V1 時(shí)，RS 觸發(fā)器復(fù)位，輸出為0，同時(shí)，內(nèi)部放電三極管導(dǎo)通，C1 通過(guò)R2、T（555 內(nèi)部）放電，當(dāng)VC 下降到1/3V1 時(shí)，RS 觸發(fā)器置位，輸出為1。三、實(shí)驗(yàn)步驟：1.設(shè)計(jì)電路原理圖,包括裝入元器件庫(kù),放置及調(diào)整元器件位置,編輯元器件屬性,繪制原理圖；2.電路圖的后期處理,包括檢查電路原理圖,電路原理