1、筆記本信號(hào) 筆記本主板各種信號(hào)說明（其余的煩請(qǐng)各位達(dá)人繼續(xù)補(bǔ)充，或者有什么錯(cuò)誤的請(qǐng)指教） 很多的人在看筆記本圖紙時(shí)，對(duì)里面的各種代號(hào)，弄不清楚！其實(shí)這些都是英文縮寫！o0 N) H) h- X5 . V% k9 ?1 Y9 p0 G1 T5 Q0 r% l S1 d首先說ALW,它的英文全稱是Alway,意思是總是，如+5VALW,它用在當(dāng)電源插上后，這個(gè)電壓就應(yīng)該都有的，所以我們?cè)诓迳想娫春?，只有是ALW，不管是3VALW,還是5VALW，只要是ALW，都應(yīng)該有它相應(yīng)的電壓，它是給開機(jī)電路用的，如EC等。% d( e2 v% q. & o4 |) b 其次是SUS，它的英文全稱是Suspen

2、d,意思是延緩，掛起的意思，如+3VSUS（SLP_S5# CTRLD POWER這些將在上電時(shí)序中講解）它的電壓產(chǎn)生實(shí)在ALW的電壓后面，當(dāng)接收到 SUS_on控制電壓后就會(huì)產(chǎn)生此一系列的電壓，此電壓不是主要供給電壓，只是為下一步的電壓產(chǎn)生提供鋪墊，但不代表這電壓不重要，沒有SUS電壓，后面的電壓就不會(huì)產(chǎn)生。* r5 D n w8 . # K0 c再次是RUN電壓，RUN電壓沒有縮寫，它的意思就是跑、運(yùn)行的意思，這個(gè)才是南北橋工作的主要電壓，當(dāng)然南北橋也需要SUS電壓。系統(tǒng)真正運(yùn)行的話就需要RUN電壓正常，如果RUN電壓不穩(wěn)定會(huì)造成主板的不穩(wěn)定。 PLTRST#) 總復(fù)位信號(hào): PLTRST

3、#是Intel® ICH9整個(gè)平臺(tái)的總復(fù)位(如：I/O、 BIOS芯片、網(wǎng)卡、 北橋等等)。在加電期間及當(dāng)S/W信號(hào)0 A: g0 X7 a0 Q通過復(fù)位控制寄存器（I/O 寄存器 CF9h）初始化一個(gè)硬復(fù)位序列時(shí)ICH9確定PLTRST#的狀態(tài)。在PWROK和VRMPWRGD為高電平之后ICH95 n, l s V* I( S% 驅(qū)動(dòng)PLTRST#最少1毫秒是無效的。當(dāng)初始化通過復(fù)位控制寄存器 (I/O 寄存器 CF9h)時(shí)ICH9驅(qū)動(dòng)PLTRST#至少1毫秒是有效的。4 h$ Z6 Q, p/ o注釋: 只有VccSus3_3正常時(shí)PLTRST#這個(gè)信號(hào)才起作用. # b8 t2

4、# 0 0 V 9 a _9 J! i$ |& E, S7 I+ Z0 f d WTHRM# 熱報(bào)警信號(hào):激活THRM#為低電平信號(hào)使外部硬件去產(chǎn)生一個(gè)SMI#或者SCI信號(hào)2 h2 L9 L, P$ w. v$ q7 t7 a+ |6 ZTHRMTRIP#& m& _3 u3 y& W5 h+ - m 熱斷路信號(hào): 當(dāng)THRMTRIP#信號(hào)為低電平型號(hào)時(shí)，從處理器發(fā)出熱斷路型號(hào)，ICH9馬上轉(zhuǎn)換為S5狀態(tài)。ICH9將不等待來自處理器的. u: $ & f* f, h& b3 T; L準(zhǔn)予停止的信號(hào)返回便進(jìn)入S5狀態(tài)。! z; jJ7 + S6 r/ C4 D9 mSLP_S3# S3 休眠控

5、制信號(hào): SLP_S3# 是電源層控制。當(dāng)進(jìn)入S3（掛起到內(nèi)存）、S4（掛起到硬盤）、S5（軟關(guān)機(jī)）狀態(tài)時(shí)這個(gè)信號(hào)關(guān)掉所/ I7 O1 O3 V, n; 8 l5 X Y$ j8 J# G: _ H9 i6 _有的非關(guān)鍵性系統(tǒng)電源。6 l; w) - j P. i/ D) 9 G! G! y6 d3 B% R2 B/ B. b4 c4 A0 aSLP_S4# ) x z0 # o$ g5 TS4 休眠控制信號(hào): SLP_S4# i是電源層控制信號(hào). 當(dāng)進(jìn)入S4（掛起到硬盤）、S5（軟關(guān)機(jī)）狀態(tài)時(shí)這個(gè)信號(hào)關(guān)掉所有的非關(guān)鍵性系統(tǒng)電源。注釋: 這個(gè)Pin腳以前常用于控制ICH9的DRAM電源循環(huán)功能

6、. 1 x3 b+ Y- N: f3 L注釋:在一個(gè)系統(tǒng)中關(guān)于Intel的AMT的支持，這個(gè)信號(hào)常用于控制DRAM的電源， $ O/ J+ n! H5 ) A1 O注釋：在M1狀態(tài)下（當(dāng)主機(jī)處于S3、S4、S5狀態(tài)及可操作子系統(tǒng)運(yùn)行狀態(tài)）這個(gè)信號(hào)被強(qiáng)制為高電平連同SLP_M#給DIMM提供充足的電0 C) Q1 s2 M0 y) 4 R源用于可操作子系統(tǒng)。! g8 f p; e7 7 Y- ! m8 B) ISLP_S5# S5 休眠控制信號(hào): SLP_S5# 是一個(gè)電源層控制信號(hào).當(dāng)系統(tǒng)進(jìn)入S5（軟關(guān)機(jī)）狀態(tài)時(shí)SLP_S5# 用于關(guān)閉系統(tǒng)所有的非關(guān)鍵性電源。! W; j2 j7 E; KY

7、/ I/ ?$ T8 U0 J; d+ X1 . S& pSLP_M# , M4 / V; c4 4 R# h可操作睡眠狀態(tài)控制信號(hào):用于電源層控制Intel AMT子系統(tǒng)。如果不存在可操作引擎固件，SLP_M#將與SLP_S3#同步。3 R- r C1 J+ 2 T7 vAl8 xS4_STATE# % vS% I2 N8 ; G E3 7 E7 LS4 狀態(tài)指針信號(hào):當(dāng)機(jī)器在S4或者S5狀態(tài)下該信號(hào)為低電平有效。當(dāng)機(jī)器在S3狀態(tài)時(shí)可操作性引擎強(qiáng)制SLP_S4#連同SLP_S4#處于高5 n- M8 V! p* G- V- Y$ LR8 I( m9 8 : Q電平，這個(gè)信號(hào)能用于其它設(shè)備了解

8、本機(jī)的當(dāng)前狀態(tài) PWROK 電源正常信號(hào):所有電源分配總線穩(wěn)定99ms以及PCICLK穩(wěn)定1ms時(shí)，PWROK給南橋一個(gè)有效標(biāo)志。. PWROK可以異步驅(qū)動(dòng)。PWROK低電3 V# C. s9 zb# h平的，南橋就會(huì)認(rèn)為PLTRST#有效。* y( M+ z+ ( v4 c2 m: C! b) 注釋: 1. 在正常的三個(gè)RTC時(shí)鐘周期里南橋使電源完全復(fù)位并生成完整的PLTRST#信號(hào)輸出，PWROK必須是最小值處于無效狀態(tài)。2. PWROK必須無假信號(hào)，即使RSMRST#是低電平。 # G: H+ tT3 W! F2 E4 D1 FJCLPWROK控制LINK電源正常信號(hào):當(dāng)CLPWROK有

9、xxxxxx，表示從電源到控制LINK子系統(tǒng)（北橋、南橋等）是穩(wěn)定的以及通知南橋使CL_RST#無效直到北橋收到這個(gè)信號(hào)。注釋:RSMRST#無效之前CLPWROK不許有效。3 M. p8 B9 O8 T6 5 D- H9 b( _ X注釋:在PWROK有效之后CLPWROK不許有效。 PWRBTN# 電源按鈕:電源按鈕將引起SMI#或者SCI來指出系統(tǒng)的一個(gè)睡眠狀態(tài)。如果系統(tǒng)已經(jīng)是睡眠狀態(tài)，那么這個(gè)信號(hào)將觸發(fā)一個(gè)喚醒事件( n; G( 6 HJ% ?, E* w4 f+ . h6 w。如果PWRBTN#有xxxxxx間超過4s，不管系統(tǒng)在S0、S1、S3、S4狀態(tài)，這時(shí)都會(huì)無條件轉(zhuǎn)換到S5狀

10、態(tài)。這個(gè)信號(hào)的內(nèi)部有一個(gè)上拉電阻; S* | fP0 EG及輸入端有一個(gè)內(nèi)設(shè)的16ms防反跳的設(shè)計(jì)。 e! O2 5 Er! MRI# & n- , P. qk- d鈴聲提示: 這個(gè)信號(hào)是一個(gè)來自Modem的輸入信號(hào)。它允許一個(gè)喚醒事件，在電源故障的時(shí)候進(jìn)行保護(hù) 。SYS_RESET# 5 i& J& 1 D1 ao, D系統(tǒng)復(fù)位:防反跳之后這個(gè)信號(hào)強(qiáng)制一個(gè)內(nèi)部的復(fù)位。如果SMBus空閑，南橋?qū)ⅠR上復(fù)位，另外，在系統(tǒng)強(qiáng)迫一個(gè)復(fù)位之前，# % b5 : 3 T8 H+ T+ iSYS_RESET#將等待25ms2ms直到SMBus空閑。 RSMRST#恢復(fù)常態(tài)的復(fù)位信號(hào):這個(gè)信號(hào)用于重置供電恢復(fù)

11、邏輯, 所有電源都有效至少10ms這個(gè)信號(hào)才會(huì)起作用,當(dāng)解除有效后,這個(gè)信號(hào)是: z# g r9 _; j* S0 掛起的匯流排穩(wěn)定的一個(gè)標(biāo)志 。2 B% G8 n+ C: A! 2 ALAN_RST# - s4 I( I0 RR8 SLAN 復(fù)位:當(dāng)這個(gè)信號(hào)有效的時(shí)候，在LAN內(nèi)部控制器進(jìn)行復(fù)位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3電源正常狀態(tài)下該信8 t% y6 k: M# z( Y號(hào)才會(huì)有效。當(dāng)解除有效后,這個(gè)信號(hào)是LAN匯流排穩(wěn)定的一個(gè)標(biāo)志注釋: 1. 在RSMRST# 解除有效之前LAN_RST# 必須是有效的。2. 在PWROK有效之后，LAN_R

12、ST# 必須有效。3. 在VccLAN3_3 和 VccLAN1_05及VccCL3_3電源都正常的情況下LAN_RST#必須有效1ms。4. 如果集成網(wǎng)卡不用LAN_RST#可以把它連接到Vss。 + Y T0 ) z- B2 |WAKE# PCI Express* 喚醒事件 :邊帶喚醒信號(hào)在PCI Express插槽上有部件并發(fā)出喚醒請(qǐng)求信號(hào) 。) mr2 f % V% j1 & F, t% p+ r0 g: z1 Y9 * n& 7 E% Y0 ?) QMCH_SYNC# ) H1 f5 v% / R北橋同步信號(hào):這個(gè)輸入信號(hào)與PWROK在內(nèi)部是相與的，該信號(hào)連接到北橋的ICH_SYNC

13、# 輸出端。 SUS_STAT# / LPCPD# 掛起狀態(tài)信號(hào):該信號(hào)有效表明系統(tǒng)馬上要進(jìn)入低功率狀態(tài)。它能監(jiān)控這些設(shè)備以及內(nèi)存從正常模式進(jìn)入掛起模式，也能用于隔離( ?# z3 & g6 % N8 Q# I9 y其它外圍設(shè)備的輸出并關(guān)閉它們的電源，該信號(hào)在LPC I/F上調(diào)用LPCPD#來實(shí)現(xiàn)的。 & jq5 vf# i$ t! ? Yi! z( 4 LSUSCLK U9 J l: vF6 Q$ Z3 n/ g掛起時(shí)鐘信號(hào):這個(gè)時(shí)鐘是RTC時(shí)鐘發(fā)生器通過其它芯片產(chǎn)生的時(shí)鐘來輸出的。 + a* v) Z/ o1 VRMPWRGD ; 9 I& C8 g, ?% BCPU電源正常信號(hào):這個(gè)信號(hào)

14、直接連接到CPU電源管理芯片，該信號(hào)正常表示VRM是穩(wěn)定的。這個(gè)輸入信號(hào)與PWROK在內(nèi)部是相與的2 Y$ h& |# b( b% 這個(gè)信號(hào)在掛起的時(shí)候是正常。0 K& J5 C A- f3 CK_PWRGD . . l1 u/ A3 _/ A# i時(shí)鐘脈沖發(fā)生器電源正常信號(hào):當(dāng)主電源有xxxxxx這個(gè)信號(hào)去時(shí)鐘發(fā)生器，當(dāng)SLP_S3#和VRMPWRGD兩個(gè)信號(hào)都為高電平時(shí)這個(gè)信號(hào)也是& U$ 4 U$ r H3 T2 _2 u/ Q高電平有效。3 W% j& r8 DG- cPMSYNC# (僅用于筆記本電腦) / GPIO0u2 _9 L+ P+ O C電源管理同步信號(hào):當(dāng)該信號(hào)有效，在退

15、出C5或者C6時(shí)該信號(hào)由北橋使CPUSLP#這個(gè)腳無效。這個(gè)信號(hào)也可以用于GPIO。 8 $ 8 U% l# _) c0 MCLKRUN# (僅用于筆記本電腦)/ GPIO32 (僅用于桌面電腦)+ I + t4 6 I. Q LPCI時(shí)鐘運(yùn)行信號(hào): 這個(gè)信號(hào)用于支持PCICLKRUN協(xié)議。當(dāng)連接到外部設(shè)備時(shí)需要申請(qǐng)重啟時(shí)鐘或者預(yù)防時(shí)鐘停止。 % S r( e k: M& q) z4 + Y; E! tDPRSLPVR (僅用于筆記本電腦) / GPIO16更深層睡眠-穩(wěn)壓信號(hào):這個(gè)信號(hào)用于VRM在C4狀態(tài)下將電壓降到更低。當(dāng)這個(gè)信號(hào)為高電平，穩(wěn)壓器輸出更低的深睡眠電壓。該信號(hào)8 B/ 5 :

16、 / J3 W & q& ; C9 o- P為低電平時(shí)（默認(rèn)值為低電平），穩(wěn)壓器輸出正常的電壓。 （穩(wěn)壓器指VRM：Voltage Regulator Module） $ V0 x5 c$ : f$ o% O3 V+ P! ?DDPRSTP# (僅用于筆記本電腦) / TP1 (僅用于桌面電腦) 深度停機(jī)信號(hào):這是DPRSLPVR信號(hào)的一個(gè)復(fù)制，低電平有效。 信號(hào) 類型 說明ADS# I/O Address Strobe：地址鎖存信號(hào)，系統(tǒng)總線通過這個(gè)信號(hào)向芯片組發(fā)送請(qǐng)求階段2個(gè)周期中的第一個(gè)周期。GMCH芯片可以通過這個(gè)信號(hào)通過這個(gè)信號(hào)監(jiān)視循環(huán)和打斷數(shù)據(jù)傳輸BNR# I/O Block Ne

17、xt Request：次級(jí)申請(qǐng)阻止，當(dāng)一個(gè)新的申請(qǐng)信號(hào)發(fā)出時(shí)，此信號(hào)可以組織申請(qǐng)總線信號(hào)的其他申請(qǐng)信號(hào)。這個(gè)信號(hào)可以靈活地控制CPU總線引腳) y: ) N6 d) t- ?BPRI# O Bus Priority Request：總線優(yōu)先權(quán)申請(qǐng)，GMCH芯片是唯一有權(quán)控制總線優(yōu)先權(quán)的芯片，這個(gè)信號(hào)在HCLK#信號(hào)有xxxxxx可以對(duì)系統(tǒng)總線產(chǎn)生作用 ?. Y/ ?1 J. l; j: 7 X- _; IBREQ0# I/O Bus Request 0：總線申請(qǐng)0，GMCH芯片在CPURST#信號(hào)有效期間內(nèi)把BREQ0#信號(hào)拉低，. i9 C9 _( N: A7 f: 5 * T7 A: XC

18、PURST# O CPU Reset：處理器復(fù)位，當(dāng)ICH芯片發(fā)出的PCIRST#信號(hào)后，GMCH芯片會(huì)向CPU發(fā)送CPURST#信號(hào)，來將CPU復(fù)位DBSY# I/O Data Bus Busy：數(shù)據(jù)總線繁忙信號(hào)，當(dāng)多路數(shù)據(jù)同時(shí)傳輸時(shí)，此信號(hào)可以保障數(shù)據(jù)傳輸3 o- 0 J2 l$ f/ E4 iDEFER# O Defer：延遲，按照GMCH芯片的延遲要求進(jìn)行定期延遲信號(hào)，另外此信號(hào)也為CPU重新嘗試操作提供了時(shí)間保障DIVN0：3# I/O Dynamic Bus Inversion：動(dòng)態(tài)總線反向信號(hào)，和HD0:63信號(hào)一起被驅(qū)動(dòng)，信號(hào)被取反后發(fā)送+ o Z, xe |) A* KDPS

19、LP# I Deep sleep：深度待機(jī)，此信號(hào)由ICH芯片驅(qū)動(dòng)，為CPU提供C3或C4狀態(tài)的控制9 w; S, l6 f1 j7 eDRDY# I/O Data Ready：數(shù)據(jù)準(zhǔn)備完成，當(dāng)數(shù)據(jù)在傳輸之前，準(zhǔn)備完成后，產(chǎn)生這個(gè)信號(hào)，數(shù)據(jù)等待傳輸- Y Y r( E- R- P( I) N8 HA31:3# I/O Host Address Bus：主機(jī)地址總線，HA31:0信號(hào)與CPU的地址總線相連，注意CPU的地址總線是被取反的HADSTB1:0# I/O Host Address Strobe：主地址鎖存信號(hào)，HA31:3#信號(hào)與CPU總線相連，在CPU周期內(nèi)，HA31:3# 和 HR

20、EQ4:0#有2倍的轉(zhuǎn)換比率 r4 s3 T2 a! V3 J+ R1 HD63:0# I/O HOST DATA：主機(jī)數(shù)據(jù)總線，這個(gè)信號(hào)與CPU的數(shù)據(jù)總線相連，HD63:0在數(shù)據(jù)總線上以4倍速速率進(jìn)行傳輸。注意：數(shù)據(jù)信號(hào)在處理器上傳輸時(shí)被置反HDSTBP3:0#+ N+ h5 s2 c$ y9 p; WHDSTBN3:0# I/O Differential Host Data Strobes：差分主機(jī)數(shù)據(jù)選通信號(hào)，這個(gè)信號(hào)用于同步傳輸多路HD63:0信號(hào)和DIVN3:0信號(hào)選通信號(hào) 數(shù)據(jù)位0 k( z# l2 D( AjHDSTBP3#，HDSTBN3# HD63:48#, DINV3#HD

21、STBP2#, HDSTBN2# HD47:32#, DINV2#. W; v- g* C) R; p( SHDSTBP1#, HDSTBN1# HD31:16#, DINV1#6 D! G1 : h% z! $ + FHDSTBP0#, HDSTBN0# HD15:0#, DINV0#, * W8 F K, ( l9 EHIT# I/O Hit：高速緩存保持不變的請(qǐng)求總線 / w+ 4 X! F$ t( T8 O RHITM# I/O Hit Modofied：高速緩存保持變更的請(qǐng)求總線，并且承擔(dān)提供總線的任務(wù)8 B5 W! ?- 5 Z7 v: u5 OHLOCK# I/O Host Lo

22、ck：主機(jī)鎖信號(hào)，所有的CPU周期都受HLOK#信號(hào)和ADS#信號(hào)控制。當(dāng)HLOCK#信號(hào)由CPU發(fā)出的時(shí)候，GMCH的內(nèi)存接口將無法使用 信號(hào) 類型 說明主機(jī)接口ADS# I/O Address Strobe：地址鎖存信號(hào)，系統(tǒng)總線通過這個(gè)信號(hào)向芯片組發(fā)送請(qǐng)求階段2個(gè)周期中的第一個(gè)周期。GMCH芯片可以通過這個(gè)信號(hào)通過這個(gè)信號(hào)監(jiān)視循環(huán)和打斷數(shù)據(jù)傳輸BNR# I/O Block Next Request：次級(jí)申請(qǐng)阻止，當(dāng)一個(gè)新的申請(qǐng)信號(hào)發(fā)出時(shí)，此信號(hào)可以組織申請(qǐng)總線信號(hào)的其他申請(qǐng)信號(hào)。這個(gè)信號(hào)可以靈活地控制CPU總線引腳1 c# ?. C5 B/ Q8 P8 j( C4 NBPRI# O Bu

23、s Priority Request：總線優(yōu)先權(quán)申請(qǐng)，GMCH芯片是唯一有權(quán)控制總線優(yōu)先權(quán)的芯片，這個(gè)信號(hào)在HCLK#信號(hào)有xxxxxx可以對(duì)系統(tǒng)總線產(chǎn)生作用BREQ0# I/O Bus Request 0：總線申請(qǐng)0，GMCH芯片在CPURST#信號(hào)有效期間內(nèi)把BREQ0#信號(hào)拉低，CPURST# O CPU Reset：處理器復(fù)位，當(dāng)ICH芯片發(fā)出的PCIRST#信號(hào)后，GMCH芯片會(huì)向CPU發(fā)送CPURST#信號(hào)，來將CPU復(fù)位6 R$ r. y0 7 fDBSY# I/O Data Bus Busy：數(shù)據(jù)總線繁忙信號(hào)，當(dāng)多路數(shù)據(jù)同時(shí)傳輸時(shí)，此信號(hào)可以保障數(shù)據(jù)傳輸V1 a$ g/ O.

24、$ ( J! oDEFER# O Defer：延遲，按照GMCH芯片的延遲要求進(jìn)行定期延遲信號(hào)，另外此信號(hào)也為CPU重新嘗試操作提供了時(shí)間保障DIVN0：3# I/O Dynamic Bus Inversion：動(dòng)態(tài)總線反向信號(hào)，和HD0:63信號(hào)一起被驅(qū)動(dòng)，信號(hào)被取反后發(fā)送9 j, I1 ?7 j! 3 X9 p8 FDPSLP# I Deep sleep：深度待機(jī)，此信號(hào)由ICH芯片驅(qū)動(dòng)，為CPU提供C3或C4狀態(tài)的控制; u4 J6 & n4 G& ?# e! B6 Z) jDRDY# I/O Data Ready：數(shù)據(jù)準(zhǔn)備完成，當(dāng)數(shù)據(jù)在傳輸之前，準(zhǔn)備完成后，產(chǎn)生這個(gè)信號(hào)，數(shù)據(jù)等待傳輸;

25、 o. w3 X% R1 . HA31:3# I/O Host Address Bus：主機(jī)地址總線，HA31:0信號(hào)與CPU的地址總線相連，注意CPU的地址總線是被取反的5 6 # F! _& J# T* J; rHADSTB1:0# I/O Host Address Strobe：主地址鎖存信號(hào)，HA31:3#信號(hào)與CPU總線相連，在CPU周期內(nèi)，HA31:3# 和 HREQ4:0#有2倍的轉(zhuǎn)換比率HD63:0# I/O HOST DATA：主機(jī)數(shù)據(jù)總線，這個(gè)信號(hào)與CPU的數(shù)據(jù)總線相連，HD63:0在數(shù)據(jù)總線上以4倍速速率進(jìn)行傳輸。注意：數(shù)據(jù)信號(hào)在處理器上傳輸時(shí)被置反HDSTBP3:0#H

26、DSTBN3:0# I/O Differential Host Data Strobes：差分主機(jī)數(shù)據(jù)選通信號(hào)，這個(gè)信號(hào)用于同步傳輸多路HD63:0信號(hào)和DIVN3:0信號(hào)選通信號(hào) 數(shù)據(jù)位. ?- J! n- U- : yHDSTBP3#，HDSTBN3# HD63:48#, DINV3#HDSTBP2#, HDSTBN2# HD47:32#, DINV2#% | x# l o/ h% r+ HDSTBP1#, HDSTBN1# HD31:16#, DINV1#& d& j0 y5 k! iHDSTBP0#, HDSTBN0# HD15:0#, DINV0#HIT# I/O Hit：高速緩存保

27、持不變的請(qǐng)求總線HITM# I/O Hit Modofied：高速緩存保持變更的請(qǐng)求總線，并且承擔(dān)提供總線的任務(wù)HLOCK# I/O Host Lock：主機(jī)鎖信號(hào)，所有的CPU周期都受HLOK#信號(hào)和ADS#信號(hào)控制。當(dāng)HLOCK#信號(hào)由CPU發(fā)出的時(shí)候，GMCH的內(nèi)存接口將無法使用HREQ# I/O Host Request Command：主機(jī)申請(qǐng)指揮信號(hào)，給每個(gè)申請(qǐng)信號(hào)定義，GMCH芯片控制每個(gè)申請(qǐng)信號(hào)的權(quán)限8 G+ R# l F4 L2 YHTRDY# O Host Target Ready： 主機(jī)目標(biāo)準(zhǔn)備完成，此信號(hào)表示處理器處理的目標(biāo)能進(jìn)入數(shù)據(jù)傳送階段RS2:0 O Respon

28、se Status：應(yīng)答狀態(tài)信號(hào)，所表示的應(yīng)答信號(hào)為：) y7 z# f* e# p! $ j/ U) a000 空閑狀態(tài)001 再次嘗試回答( + XK Z* t* t1 g8 & Y010 應(yīng)答延遲 L/ U7 Z: J0 011 應(yīng)答預(yù)約（不由GMCH驅(qū)動(dòng)）100 硬件錯(cuò)誤（不由GMCH驅(qū)動(dòng)）101 無數(shù)據(jù)應(yīng)答110 內(nèi)部寫回2 y7 g7 R# j1 D * v111 正常應(yīng)答DDR SDRAM接口SCS3:0# O Chip Select：片選信號(hào)，這些引腳可以選擇特定的DDR SDRAM內(nèi)存% T5 S5 |7 q: ju3 X$ c1 kSMA12:0 O Multiplexed

29、 Memory Address：多路傳輸存儲(chǔ)器地址，這些信號(hào)用來為DDR SDRAM內(nèi)存提供多路傳輸?shù)男?、列地址SBA1:0 O Bank Select (Memory Bank Address)：存儲(chǔ)層選擇，這個(gè)信號(hào)定義每個(gè)DDR SDRAM內(nèi)存中哪些層被選中SRAS# O DDR Row Address Strobe： DDR行地址鎖存% n# E1 P6 H# w) ?SCAS# O DDR Column Address Strobe： DDR列地址鎖存SWE# O Write Enable：寫入允許，同SCAS#和SRAS#配合使用SDQ71:0 I/O Data Lines：數(shù)據(jù)線，

30、這些數(shù)據(jù)線用于同DDR SDRAM內(nèi)存的數(shù)據(jù)線連接( z# X: IC7 f/ g7 JSDQS8:0 I/O Data Strobes：數(shù)據(jù)鎖存，這個(gè)信號(hào)是為了獲取數(shù)據(jù)時(shí)使用的，在寫周期內(nèi)，SDQS8:0把內(nèi)部存的數(shù)據(jù)連成一個(gè)環(huán)行，來保證數(shù)據(jù)不丟失，在讀周期內(nèi)，SDQS8:0把內(nèi)部存的數(shù)據(jù)排成一行，逐個(gè)讀入數(shù)據(jù)# R8 H% 2 t d, ; u4 m& # SCKE3:0 O CLOCK Enable：時(shí)鐘允許，這個(gè)引腳向DDR SDRAM內(nèi)存發(fā)送刷新指令或者電源中斷指令3 ) Y+ : Q& i; F0 y; Q3 CSMAB5,4,2,1 O Memory Address Copies

31、：存儲(chǔ)器地址拷貝，這個(gè)信號(hào)和SMA5,4,2,1是相同的，用于減少指令時(shí)鐘周期讀取地址信號(hào)的時(shí)間SDM8:0 O Data Mask：數(shù)據(jù)標(biāo)記，在寫周期的時(shí)候，這個(gè)信號(hào)如果有效，傳輸?shù)臄?shù)據(jù)將會(huì)被打上標(biāo)記: V% C4 i t5 W6 A$ 5 rRCVENOUT# O Reserved output：應(yīng)答輸出, b) s j, K# 1 o- ZRCVENIN# O Reserved input：應(yīng)答輸入% M* V7 d 0 T* m/ c/ qAGP接口信號(hào)/ D Q* - c% xu/ GST2:0 O Status：狀態(tài)，向AGP提供狀態(tài)信號(hào)來控制AGP工作在什么工作狀態(tài)下（00011

32、1共8種工作狀態(tài)）GADSTB0 I/O Address/Data Bus Strobe-0：地址/數(shù)據(jù)總線選通信號(hào)0，為AD15:0和C/BE1:0#信號(hào)提供2倍速或是4倍速的數(shù)據(jù)時(shí)鐘控制信號(hào)我也來一點(diǎn)，不過沒仔細(xì)看有沒有重復(fù)的 一、CPU接口信號(hào)說明0 g- Q$ ) j( q* V1.A31:3# I/O Address(地址總線) n 這組地址信號(hào)定義了CPU的最大內(nèi)存尋址空間為4GB.在地址周期的第一個(gè)子周期中,這些Pin傳輸?shù)氖墙灰椎牡刂?在地址周期的第二個(gè)子周期中,這些Pin傳輸?shù)氖沁@個(gè)交易的信息類型.2.A20M# I Adress-20 Mask(地址位20屏蔽)n 此信號(hào)由

33、ICH(南橋)輸出至CPU的信號(hào).它是讓CPU在Real Mode(真實(shí)模式)時(shí)仿真8086只有1M Byte(1兆字節(jié))地址空間,當(dāng)超過1 Mbyte位空間時(shí)A20M#為L(zhǎng)ow,A20被驅(qū)動(dòng)為0而使地址自動(dòng)折返到第一個(gè)1Mbyte地址空間上.! 8 z: h4 T, a3.ADS# I/O Address Strobe(地址選通), e, n S4 Z# o! f+ W. n 當(dāng)這個(gè)信號(hào)被宣稱時(shí)說明在地址信號(hào)上的數(shù)據(jù)是有效的.在一個(gè)新的交易中,所有Bus上的信號(hào)都在監(jiān)控ADS#是否有效,一但ADS#有效,它們將會(huì)作一些相應(yīng)的動(dòng)作,如:奇偶檢查、協(xié)義檢查、地址譯碼等操作.4.ADSTB1:0#

34、 I/O Address Strobes$ e( W, F1 C% u b+ Un 這兩個(gè)信號(hào)主要用于鎖定A31:3#和REQ4:0#在它們的上升沿和下降沿.相應(yīng)的ADSTB0#負(fù)責(zé)REQ4:0#和A16:3#,ADSTB1#負(fù)責(zé)A31:17#.# 5 a& $ 7 W! A5.AP1:0# I/O Address Parity(地址奇偶校驗(yàn)) 這兩個(gè)信號(hào)主要用對(duì)地址總線的數(shù)據(jù)進(jìn)行奇偶校驗(yàn).n 1 o, O+ K/ N& P9 w! L% d6.BCLK1:0 I Bus Clock(總線時(shí)鐘)* L B. Z5 z* N, B/ Bn 這兩個(gè)Clock主要用于供應(yīng)在Host Bus上進(jìn)行交易

35、所需的Clock.3 A+ ?. D. |) _0 0 d8 n% J7.BNR# I/O Block Next Request(下一塊請(qǐng)求)7 f$ B+ g9 C* 0 In 這個(gè)信號(hào)主要用于宣稱一個(gè)總線的延遲通過任一個(gè)總線代理,在這個(gè)期間,當(dāng)前總線的擁有者不能做任何一個(gè)新的交易.8.BPRI# I Bus Priority Request(總線優(yōu)先權(quán)請(qǐng)求) N/ D5 E5 J, o% G1 s9 g5 M8 gn 這個(gè)信號(hào)主要用于對(duì)系統(tǒng)總線使用權(quán)的仲裁,它必須被連接到系統(tǒng)總線的適當(dāng)Pin .當(dāng)BPRI#有xxxxxx,所有其它的設(shè)備都要停止發(fā)出新的請(qǐng)求,除非這個(gè)請(qǐng)求正在被鎖定.總線所有

36、者要始終保持BPRI#為有效,直到所有的請(qǐng)求都完成才釋放總線的控制權(quán).9.BSEL1:0 I/O Bus Select(總線選擇)n 這兩組信號(hào)主要用于選擇CPU所需的頻率,下表定義了所選的頻率:% B7 c& OC7 H3 V u10. D63:0# I/O Data(數(shù)據(jù)總線) 這些信號(hào)線是數(shù)據(jù)總線主要負(fù)責(zé)傳輸數(shù)據(jù).它們提供了CPU與NB(北橋)之間64n Bit的通道.只有當(dāng)DRDY#為L(zhǎng)ow時(shí),總在線的數(shù)據(jù)才為有效,否則視為無效數(shù)據(jù).- y6 Q) . D* P, 9 d11. DBI3:0# I/O Data Bus Inversion(數(shù)據(jù)總線倒置)n 這些信號(hào)主要用于指示數(shù)據(jù)總線

37、的極性,當(dāng)數(shù)據(jù)總在線的數(shù)據(jù)反向時(shí),這些信號(hào)應(yīng)為L(zhǎng)ow.這四個(gè)信號(hào)每個(gè)各負(fù)責(zé)16個(gè)數(shù)據(jù)總線,見下表:. + Z/ d6 k$ O. G12. DBSY# I/O Data Bus Busy(數(shù)據(jù)總線忙)n 當(dāng)總線擁有者在使用總線時(shí),會(huì)驅(qū)動(dòng)DBSY#為L(zhǎng)ow表示總線在忙.當(dāng)DBSY#為High時(shí),數(shù)據(jù)總線被釋放.13. DP3:0# I/O Data Parity(數(shù)據(jù)奇偶校驗(yàn))n 這四個(gè)信號(hào)主要用于對(duì)數(shù)據(jù)總在線的數(shù)據(jù)進(jìn)行奇偶校驗(yàn).& z8 h5 L. v6 iJ14. DRDY# I/O Data Ready(數(shù)據(jù)準(zhǔn)備) 當(dāng)DRDY#為L(zhǎng)ow時(shí),指示當(dāng)前數(shù)據(jù)總在線的數(shù)據(jù)是有效的,若為High時(shí),

38、則總在線的數(shù)據(jù)為無效.n ) 3 u( a0 V: Z* h# h4 T15. DSTBN3:0# I/O Data Strobe :n Data strobe used to latch in D63:0#16. DSTBP3:0# I/O Data Strobe. Y% n) GQ+ x/ D% V4 n* 1 Data D63:0# :nstrobe used to latch in17. FERR# O Floating Point Error(浮點(diǎn)錯(cuò)誤)n 這個(gè)信號(hào)為一CPU輸出至ICH(南橋)的信號(hào).當(dāng)CPU內(nèi)部浮點(diǎn)運(yùn)算器發(fā)生一個(gè)不可遮蔽的浮點(diǎn)運(yùn)算錯(cuò)誤時(shí),FERR#被CPU驅(qū)動(dòng)為L(zhǎng)

39、ow.18. GTLREF I GTL Reference(GTL參考電壓) Bus的參考電壓,這個(gè)信號(hào)一般被設(shè)為Vcc電壓的三分之二.n 這個(gè)信號(hào)用于設(shè)定GTL8 I: U. p n9 m7 o3 % C$ i: O19. IGNNE# I Ignore Numeric Error(忽略數(shù)值錯(cuò)誤)+ w; o; B7 0 L+ x5 ; Pn 這個(gè)信號(hào)為一ICH輸出至CPU的信號(hào).當(dāng)CPU出現(xiàn)浮點(diǎn)運(yùn)算錯(cuò)誤時(shí)需要此信號(hào)響應(yīng)CPU.IGNNE#為L(zhǎng)ow時(shí),CPU會(huì)忽略任何已發(fā)生但尚未處理的不可遮蔽的浮點(diǎn)運(yùn)算錯(cuò)誤.但若IGNNE#為High時(shí),又有錯(cuò)誤存在時(shí),若下一個(gè)浮點(diǎn)指令是FINIT、FCLE

40、X、FSAVE等浮點(diǎn)指令中之一時(shí),CPU會(huì)繼續(xù)執(zhí)行這個(gè)浮點(diǎn)指令但若指令不是上述指令時(shí)CPU會(huì)停止執(zhí)行而等待外部中斷來處理這個(gè)錯(cuò)誤.# 5 E2 q7 t) y4 C, n E20. INIT# I Initialization(初始化)n R9 ?8 l& ; T: d* B+ O5 Tn 這個(gè)信號(hào)為一由ICH輸出至CPU的信號(hào),與Reset功能上非常類似,但與Reset不同的是CPU內(nèi)部L1 Cache和浮點(diǎn)運(yùn)算操作狀態(tài)并沒被無效化.但TLB(地址轉(zhuǎn)換參考緩存器)與BTB(分歧地址緩存器)內(nèi)數(shù)據(jù)則被無效化了.INIT#另一點(diǎn)與Reset不同的是CPU必須等到在指令與指令之間的空檔才會(huì)被確認(rèn),而使CPU進(jìn)入啟始狀態(tài).- A; . Z0 T& E4 . t; ! c n4 21. INTR I Processor Interrupt(可遮蔽式中