集成電路工藝技術講座 第十講,CMOS集成電路 工藝技術,內(nèi)容,（一）CMOS工藝概述 （二）2um P阱硅柵CMOS IC工藝流程 （三）先進CMOS IC工藝 （四）BiCMOS （五）功率MOSFET （六）BCD,（一）CMOS工藝概述,MOSFET的開啟電壓 CMOS倒相器 CMOS結(jié)構(gòu)中的阱 LOCOS技術,MOSFET基本方程,VD,P,n+,n+,Qn(y)=-Vg-V(y)-2Co+2qNa2 +V(y) dV=IDdR=IDdy/Z Qn(y) ID=Z/L Co(VG- 2-VD/2) VD - 2/3 2qNa/Co(VD+ 2B)2/3-(2B) 2/3,Qn,VG,線性區(qū)和飽和區(qū),VD很小時 VD (VG- Vt） ID （Z/L） Co(VG- Vt） VD 其中 Vt= 2qNa（2 B ）/Co 2 B VD增加到夾斷點時 IDsat （Z/2L） Co(VG- Vt）2,MOSFET種類,N溝道增強型1 N溝道耗盡型2 P溝道增強型3 P溝道耗盡型4,Id,Vg,0,+,1,2,3,4,閾值電壓控制,VtVFB 2 B 2qNa（2 B VBS）/Co 襯底或溝道區(qū)摻雜 柵極材料 氧化層電荷（鈉離子沾污） 氧化層厚度 襯底偏壓,閾值電壓控制,Dox=50A,場區(qū)寄生MOSFET的開啟電壓,FOX,n+,Poly Si,n well,CMOS倒相器基本結(jié)構(gòu),CMOS結(jié)構(gòu)中的阱,阱的摻雜濃度比襯底高幾個數(shù)量級，所以襯底濃度不確定性不影響阱濃度。 三類阱：P阱，N阱，雙阱 阱濃度決定源漏穿通 阱深度Xjw Xjs+W1+W2,Xjs,W1,W2,Xjw,CMOS結(jié)構(gòu)中的阱,LOCOS技術,SiN,Si sub,PR,P,P,SiO2,SiO2,LOCOS技術,基底氧化 1050 50050A LPCVD氮化硅 1400100A 有源區(qū)光刻 氮化硅干法刻蝕 去除基底氧化層 P阱場區(qū)注入 BF2+ 40Kev 4E13 cm-2 場氧化950， 9小時wetO2+10 分O2 10500500A .漂SiON .去除氮化硅 .漂基底氧化層,LOCOS 鳥嘴,CMOS 工藝要求更高清潔度,高集成度要求微小漏電流 特別要控制重金屬雜質(zhì)含量 開啟電壓要求嚴格控制 特別要控制堿金屬離子沾污,（二）2um P阱硅柵 CMOS IC工藝流程,2um P阱 CMOS SPEC,Vtn 0,750.15V Vtp -0,750.15V BVds 12V R (p-well) 2.5k/sq Ids 17v Vtfp 24V,CMOS IC工藝流程(1),形成P 阱 1180C 8.5hr Xjw=7um,P well,N sub (100) 2-4 ohm-cm,B+ 70keV 1.2E13/cm2,CMOS IC工藝流程(2),LOCOS,P well,N sub,B+ 40keV 4E13/cm2,CMOS IC工藝流程(3),柵氧化 450A,P well,N sub,CMOS IC工藝流程(4),Poly Si 淀積 LPCVD 4500A 摻磷 10/sq,P well,N sub,Poly Si,CMOS IC工藝流程(5),光刻Poly Si 控制CD,P well,N sub,CMOS IC工藝流程(6),P-ch 光刻，注入,P well,N sub,PR,B+,B+ 40keV 2E15,CMOS IC工藝流程(7),N-ch 光刻，注入,P well,N sub,PR,As+,As+ 80keV 5E15,S/D Annealing 900C 30min,CMOS IC工藝流程(8),CVD 2000A SiO2+7000A BPSG,P well,N sub,CMOS IC工藝流程(9),接觸孔,P well,N sub,CMOS IC工藝流程(10),金屬連線 AlSi 1um,P well,N sub,（三）先進CMOS IC工藝,先進CMOS IC工藝,溝槽隔離技術 熱電子效應和漏極工程 溝道區(qū)摻雜 柵極技術 源漏淺結(jié)技術和硅化物 抑制Latch up效應,溝槽隔離技術(1),SiO2,SiN,SiO2,Si,1.2um,5um,溝槽隔離技術(2),Poly Si,熱電子效應和漏極工程(1),Vds,Vgs,N+,N+,e* e+e+h e*+e+h e*,Emax,Isub,熱電子效應和漏極工程(2),最大電場 Emax(Vds-Vsat) / I L=0.5um， tox125A xj0.2um Vt=0.7V Vds=5V Emax3.6x105V/cm Vds=3V Emax2.3x105V/cm,熱電子效應和漏極工程(3) (DDD),Gate,n+,n+,n-,n-,p-sub,熱電子效應和漏極工程(4) (LDD),Vds,Vgs,n+,n-,E,LDD工藝流程 (1),LDD工藝流程 (2),LDD工藝流程 (3),MOSFET模擬雜質(zhì)分布,短溝道效應和溝道區(qū)摻雜,Poly Si,硅化物,Pocket,Halo,n-,n+,Vt adjust,柵極技術,源漏淺結(jié)技術和硅化物 (1),源漏淺結(jié)技術和硅化物 (2),源漏淺結(jié)技術和硅化物 (3),Latch up效應,避免Latch up效應的對策,ver hor1 =DBNELE/DENBW 增加基區(qū)寬度（即NMOS與PMOS間距，阱的深度） 增加基區(qū)摻雜（即增加襯底和阱的濃度） 逆向阱 低阻襯底高阻外延 深槽隔離,高能注入形成逆向阱,雜 濃 度 質(zhì) cm-3,1017,1016,1015,1014,1.0,2.0,硅表面以下深度 (um),P+,600kev 3E13cm-2,（四）BiCMOS工藝技術,BiCMOS 邏輯門,BiCMOS工藝技術,CMOS優(yōu)勢 低功耗，噪聲容限，封裝密度 雙極型優(yōu)勢 開關速度，電流驅(qū)動能力，模擬電路 BiCMOS綜合兩者優(yōu)點,BiCMOS工藝技術,以雙極工藝為基礎的BiCMOS工藝 以CMOS工藝為基礎的BiCMOS工藝,利用 N阱作集電極的簡單BiCMOS,NMOS 源漏注入 PMOS 源漏注入,p+,n+,n+,N 阱,n+,n+,p+,增加一次基區(qū)注入,用CMOS雙阱工藝的 BiCMOS,P型襯底， P和N+埋層， 本征背景摻雜外延 優(yōu)化的P阱和N阱 多晶硅發(fā)射極雙極晶體管 增加額外的光刻版： N+埋層，深N+集電極， P型基區(qū)，多晶硅發(fā)射極,BiCMOS工藝技術,BiCMOS,（五）功率MOSFET,功率MOSFET,高的反向擊穿電壓 100-1000V 大的工作電流 1-100A 輸入阻抗高（因此不需復雜的驅(qū)動電路） 開關速度快（無少數(shù)載流子儲存和復合問題） 功率MOSFET的主要結(jié)構(gòu)雙擴散MOS (DMOS) 兩種DMOS結(jié)構(gòu)VDMOS和 LDMOS,功率MOSFET的應用,Switch Mode Power Supples (開關電源) AC Adapter (充電器) Switch (電子開關) Motor Driver (馬達驅(qū)動) DC-AC Converter (逆變器) Lighting （燈具） Power Factor Controler,VDMOS原理圖,Poly Si,p,n+,p,n+,Metal,n+ sub,n- epi,Source,Drain,600V/2A VDMOS芯片,600V/4A VDMOS 單元和終端,擊穿電壓和導通電阻,外延層的選擇,LDMOS,Poly Si,n+,n+,P sub,N well,SiO2,CVD SiO2,P-,Drain,Source,LDMOS 電位分布,（六）BCD (Bipolar CMOS DMOS),MOS功率集成電路,將低壓控制電路和功率器件集成在同一芯片,PWM 控制電路,DMOS,Bipolar/CMOS/ BiCMOS,BCD,N-epi,M1,P-Sub,NPN,LPNP,P Base,LV PMOS,LV NMOS,N-well,P-well,BN,DN,BP,BN,BN,N+,P+,Passivation,IMD,FOX,ILD,M2,Poly