基于FPGA的DDS正弦波信號源設(shè)計內(nèi)容摘要頻率合成技術(shù)在現(xiàn)代電子技術(shù)中具有重要的地位。在通信、雷達和導航等設(shè)備中，它可以作為干擾信號發(fā)生器；在測試設(shè)備中，可作為標準信號源，因此頻率合成器被人們稱為許多電子系統(tǒng)的“心臟”。直接數(shù)字頻率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）技術(shù)是一種全新的頻率合成方法，是頻率合成技術(shù)的一次革命。本文主要分析了DDS的基本原理及其輸出頻譜特點，并采用VHDL語言在FPGA上實現(xiàn)。對于DDS的輸出頻譜，一個較大的缺點是輸出雜散較大。針對這一缺點本文使用了兩個方法加以解決。首先是壓縮ROM查找表，在相同ROM容量的情況下，壓縮后相當于把512點查找表擴展為2048點，過采樣的引入提高了DDS輸出譜的純度。其次，采用了相位隨機抖動技術(shù)，引入了M序列作為DDS采樣輸出的相位隨機抖動，這個方法把原來的均勻查表抽樣變成為偽隨機非均勻抽樣，使得DDS輸出譜的雜散分量白化，同樣使輸出頻譜純度得到提高。本文最后用頻譜分析儀做了相關(guān)實驗測試，在實驗上驗證了設(shè)計思想。關(guān)鍵詞DDSFPGAVHDLM序列頻譜THEREALIZATIONOFDDSWITHVHDLANDITSHIGHPURESPECTRUMRESEARCHABSTRACT；THEFREQUENCYSYNTHESISTECHNOLOGYHASTHEIMPORTANTSTATUSINTHEMODERNELECTRONICTECHNOLOGYINEQUIPMENTSUCHASCORRESPONDENCE,RADARANDNAVIGATION,ITMAYWORKASTHEUNWANTEDSIGNALGENERATORINTHETESTFACILITY,MAYWORKASTHESTANDARDSIGNALSOURCE,THEREFORETHEFREQUENCYSYNTHESIZERISCALLEDBYTHEPEOPLEAS“THEHEART“OFMANYELECTRONICSYSTEMSDDSDIGITALDIRECTFREQUENCYSYNTHESISTECHNOLOGYISONEBRANDNEWFREQUENCYSYNTHETICMETHOD,ISAFREQUENCYSYNTHESISTECHNOLOGYREVOLUTIONTHISPAPERANALYZESTHEBASICPRINCIPLEOFDDSANDITSOUTPUTFREQUENCYSPECTRUMCHARACTERISTIC,ANDREALIZESITWITHVHDLLANGUAGEONFPGAINREGARDTOTHEOUTPUTFREQUENCYSPECTRUMOFDDS,ASHORTCOMINGISTHEOUTPUTSPURIOUSISBIGGERINVIEWOFTHISSHORTCOMINGTHISARTICLEUSESTWOMETHODSTOSOLVEFIRSTCOMPRESSTHEROMSEARCHTABLE,INTHESAMECAPACITYOFROM,ITISEQUALTOEXPAND512SEARCHESTABLESTO2,048AFTERTHECOMPRESSION,THEINTRODUCTIONOFOVERSAMPLINGENHANCETHESPECTRUMPURITYOFDDSOUTPUTTHENUTILIZETHEPHASERANDOMDITHERTECHNOLOGY,USETHEMSEQUENCEASTHEPHASERANDOMDITHEROFTHEDDSSAMPLINGOUTPUTTHISMETHODCAUSESEVENLYLOOKUPTABLESAMPLINGTURNTOFORPSEUDORANDOMNONEVENSAMPLING,ITMAKETHEOUTPUTSPURIOUSCOMPONENTOFDDSCHANGETOWHITENOISE,SIMILARLYENHANCEPURITYOFTHEOUTPUTFREQUENCYSPECTRUMTOTHISARTICLEFINALLYUSEDTHESPECTRUMANALYZERTODOTHECORRELATIONEXPERIMENTTEST,HASCONFIRMEDTHEDESIGNTHOUGHTATTHEEXPERIMENTKEYWORDSDIGITALDIRECTFREQUENCYSYNTHESISFPGAVHDLMSEQUENCESPECTRUM目錄一、頻率合成技術(shù)概述及DDS性能特點4（一）頻率合成技術(shù)概述4（二）DDS特點5二、DDS基本原理6（一）波形存儲器基本原理6（二）DDS基本原理6（三）DDS設(shè)計中的參數(shù)選擇8（四）小結(jié)8三、DDS的VHDL語言實現(xiàn)9（一）EDA技術(shù)與VHDL語言9（二）DDS的FPGA實現(xiàn)方法10（三）開發(fā)平臺10（四）基本DDS的VHDL實現(xiàn)與仿真10四、提高輸出頻譜純度的方法與實驗驗證14（一）DDS的頻譜純度提高方法簡述14（二）相位隨機抖動原理與VHDL實現(xiàn)15（三）頻譜純度提高的實驗驗證20五、程序下載及硬件調(diào)試20（一）FPGA的配置和下載20（二）調(diào)試與程序固化21六、結(jié)束語21七、致謝22參考文獻22附錄23（一）各組成模塊的VHDL程序23基于FPGA的DDS正弦波信號源設(shè)計一、頻率合成技術(shù)概述及DDS性能特點（一）頻率合成技術(shù)概述頻率合成是指由一個或多個頻率穩(wěn)定度和精確度很高的參考信號源通過頻率域的線形運算，產(chǎn)生具有同樣穩(wěn)定度和精確度的大量離散頻率的過程。實現(xiàn)頻率合成的電路叫頻率合成器，頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分。它在很多領(lǐng)域都有很廣泛的應用。如在通信、雷達、導航、遙控搖測、電子對抗、以及現(xiàn)代化的儀器儀表的領(lǐng)域，都可以看到頻率合成器的身影，由于它應用領(lǐng)域的廣泛，所以人們對它進行了深入的研究。到現(xiàn)在為止，已經(jīng)發(fā)展到了第三代頻率合成技術(shù)。隨著電子技術(shù)的不斷發(fā)展，對頻率合成器的要求越來越高，頻率合成器的主要性能指標有1輸出頻率范圍頻率范圍是指頻率合成器輸出最低頻率和輸出最高頻率之間的變化范圍，它包含中心頻率和帶寬兩個方面的含義。2頻率穩(wěn)定度頻率穩(wěn)定度是指在規(guī)定時間間隔內(nèi)，頻率合成器輸出頻率偏離標定值的數(shù)值，它分長期，短期和瞬間穩(wěn)定度三種。3頻率間隔頻率間隔是指兩個輸出頻率的最小間隔，也稱頻率分辨率。4頻率轉(zhuǎn)換時間頻率轉(zhuǎn)化時間是指輸出由一個頻率轉(zhuǎn)換到另一個頻率的時間。5頻率純度頻率純度以雜散分量和相位噪聲來衡量。雜散又稱寄生信號，分為諧波分量和非諧波分量兩種。主要由頻率合成過程中的非線形失真產(chǎn)生；相位噪聲是衡量輸出信號抖動大小的參數(shù)。6調(diào)制性能調(diào)制性能是指頻率合成器的輸出是否具有調(diào)幅、調(diào)頻、調(diào)相等功能。頻率合成器的實現(xiàn)方法有三種直接模擬頻率合成、間接頻率合成和直接數(shù)字頻率合成。直接模擬頻率合成技術(shù)是一種早期的頻率合成技術(shù)，它用一個或幾個參考頻率源經(jīng)諧波發(fā)生器變成一系列諧波，再經(jīng)混頻、分頻、倍頻和濾波等處理產(chǎn)生大量的離散頻率。這種方法的優(yōu)點是頻率轉(zhuǎn)換時間短、相位噪聲低，但是由于采用大量的混頻、分頻、倍頻和濾波等途徑，使頻率合成器的體積大，成本高，結(jié)構(gòu)復雜，容易產(chǎn)生雜散分量，且難于抑制。間接頻率合成技術(shù)又稱鎖相式頻率合成，它是利用鎖相技術(shù)實現(xiàn)頻率的加、減、乘、除。其優(yōu)點是由于鎖相環(huán)路相當于一個窄帶跟蹤濾波器，因此能很好地選擇所需頻率的信號，抑制雜散分量，且避免了大量使用濾波器，十分有利于集成化和小型化。此外，一個設(shè)計良好的壓控振蕩器具有高的短期頻率穩(wěn)定性，而標準頻率源具有高的長期頻率穩(wěn)定度，鎖相式頻率合成器把這兩者結(jié)合在一起，使其合成信號的長期頻率穩(wěn)定度和短期頻率穩(wěn)定度都很高。但鎖相式頻率合成器的頻率轉(zhuǎn)換時間較長，單環(huán)頻率合成器的頻率間隔不可能做得很小。直接數(shù)字頻率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）技術(shù)是一種全新的頻率合成方法，是頻率合成技術(shù)的一次革命。這種技術(shù)首先由美國學者JTIERNY，CMRADER和BGOLD三人于1971年首次提出，但限于當時的技術(shù)和工藝水平，DDS技術(shù)僅僅在理論上進行了一些探討，而沒有應用到實際中去。隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）得到了飛速發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的佼佼者。具體體現(xiàn)在相對帶寬寬、頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號、可編程和全數(shù)字化、控制靈活方便等方面，并具有極高的性價比。（二）DDS特點DDS是一種全數(shù)字化的頻率合成器，由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化噪聲取決于ROM的數(shù)據(jù)位字長和D/A轉(zhuǎn)換器位數(shù)。DDS在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。它的一些優(yōu)點如下1輸出頻率相對帶寬較寬輸出頻率帶寬為50（理論值）。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40。2頻率轉(zhuǎn)換時間短DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。事實上，在DDS的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率轉(zhuǎn)換時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS的頻率轉(zhuǎn)換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。3頻率分辨率極高若時鐘的頻率不變，DDS的頻率分辨率就是由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1HZ數(shù)量級，許多小于1MHZ甚至更小。4相位變化連續(xù)改變DDS輸出頻率，實際上改變的是每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。5輸出波形的靈活性只要在DDS內(nèi)部加上相應控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。6其他優(yōu)點由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。DDS也有局限性，主要表現(xiàn)在1輸出頻帶范圍有限由于DDS內(nèi)部DAC和波形存儲器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS芯片，工作頻率一般在幾十MHZ至400MHZ左右。采用GAAS工藝的DDS芯片工作頻率可達2GHZ左右。2輸出雜散大由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有三個相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非理想特性造成的雜散。二、DDS基本原理（一）波形存儲器基本原理波形存儲器（ROM）地址譯碼100000000110000011111111111000000000000000111可尋址空間2N在2個單元內(nèi)存儲N一個周期的波形圖1ROM內(nèi)部存取數(shù)原理DDS采用的是全數(shù)字結(jié)構(gòu)，它將用一定的算法預先把以時鐘頻率對正弦信號進行抽樣得到的值放存儲器中。這里以ROM為例。如果ROM有N條地址線，則這個存儲器的存儲空間為2。存儲器中的數(shù)據(jù)與波形的關(guān)系如圖1所示。假如在2個存儲單元內(nèi)存放了一個周期的N正弦波形數(shù)據(jù)，則每個單元內(nèi)的數(shù)據(jù)就表示正弦值的大小，這種存儲器稱為波形數(shù)據(jù)存儲器。如果重復地從02L單元讀出波形數(shù)據(jù)存儲器中的數(shù)據(jù)，在波形數(shù)據(jù)存儲器的輸出端就會N得到周期的正弦序列。此時得到的數(shù)據(jù)是抽樣量化后的正弦信號。如果將周期的正弦序列輸入到D/A轉(zhuǎn)換器，則會在D/A轉(zhuǎn)換器的輸出端得到連續(xù)的正弦電壓或電流。輸出序列的周期是由時鐘周期來確定的。設(shè)時鐘周期為T，且ROM的地址長度為2，則輸出信號的周期為CLKNT2T。這說明輸出信號的周期與時鐘周期成正比，時鐘頻率越高，讀取信號一個周OUTNCLK期時間越短，信號頻率越高。（二）DDS基本原理對于正弦信號發(fā)生器，它的輸出可以用下式來描述SASINTASIN2FT（1）OUTOUT其中S是指該信號發(fā)生器的輸出信號波形，F(xiàn)是指輸出信號對應的頻率。上式的表達對OUTOUT于時間T是連續(xù)的，為了用數(shù)字邏輯式實現(xiàn)該表達式，必須進行離散化處理，用基準時鐘CLK進行抽樣，令正弦信號的相位2FT（2）OU在一個CLK周期T,相位的變化量為CLK2FT（3）OUTCLKLOUTF2其中F是指CLK的頻率對于2可以理解為“滿”相位，為了對進行數(shù)字量化，把CLK2切割成2份，由此每個CLK周期的相位增量用量化值B來描述NB2,且B為整數(shù)。與式（3）聯(lián)立。可得CLKOUTNF2B2（4）CLKOUTF顯然，信號發(fā)生器的輸出可能為SASINASINBBOUT1KN21KAFBB（5）SIN1K其中指前一個CLK周期的相位值，同樣得出1KB2（6）1K2N由上面的推導，可以看出，只要對相位的量化增量進行簡單的累加運算，就可以得到正弦信號的當前值，而用于累加的相位增量量化值B決定了信號的輸出頻率F，并呈現(xiàn)簡單OUT的線形關(guān)系。直接數(shù)字合成器DDS就是根據(jù)上述原理而設(shè)計的數(shù)字控制頻率合成器。頻率控制字相位累加器正弦查表（ROM）D/A參考時鐘源圖2基本DDS結(jié)構(gòu)如圖2所示的是一個基本的DDS結(jié)構(gòu)，主要由相位累加器、同步寄存器、正弦ROM查找表、D/A構(gòu)成。相位累加器是整個DDS的核心，在這里完成上文原理推導中的相位累加功能。相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。相位累加器的輸入是相位增量B，又由于B與輸出頻率F是簡單的線形關(guān)系B2。相位累加器的輸入即相位增OUTNCLKOUTF量又可以稱為頻率控制字，用K來表示。每來一個時鐘脈沖F，加法器將頻率字K與累加L寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送到累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的輸出頻率就是DDS輸出的信號頻率。K的大小控制了地址加法器輸出的遞增速率。在此設(shè)計中，把K設(shè)計成可變值，增加了頻率控制的靈活性。其中，K的最小為1，最大為511。在時鐘頻率F不CLK變的情況下，K的大小控制了D8D0從最小到最大變化所用的時間。K大，每次運算的結(jié)果較前一次的數(shù)據(jù)增長就大，因而地址數(shù)據(jù)循環(huán)一周所需時間就短，這意味著D/A轉(zhuǎn)換器輸出的波形頻率就高。反之則相反。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。（三）DDS設(shè)計中的參數(shù)選擇一般而論，DDS的組成形式如圖2所示。圖中波形數(shù)據(jù)存儲器的全部數(shù)據(jù)被讀出一次的頻率為FK（7）NCLKF2式中F波形數(shù)據(jù)存儲器輸出信號的頻率；N地址加法器的數(shù)據(jù)寬度；K頻率控制字；F系統(tǒng)的時鐘頻率；CLK（四）小結(jié)綜上所述，DDS由以下兩次變換實現(xiàn)1從不變量K以時鐘F產(chǎn)生量化的相位序列。CLK這個過程一般由一個以F作時鐘的N位相位累加器來實現(xiàn)。如圖3所示L累加器頻率控制字N位寄存器相位量化序列圖3產(chǎn)生相位序列的過程2從離散量化的相位序列產(chǎn)生對應的正弦信號的離散幅度序列。這個過程可由對波形ROM的尋址來完成，如圖4所示。相位量化序列波形ROM正弦幅度序列圖4產(chǎn)生正弦幅度序列的過程把量化的數(shù)字波形經(jīng)D/A轉(zhuǎn)換，再經(jīng)過低通濾波器就得到頻率為F的正弦信號。不變量K被稱為相位增量，也叫頻率控制字。當K1時，DDS輸出最低頻率（也即頻率分辨率）為，因此，只要N足夠大，DDS可以得到很細的頻率間隔。要改變DDS輸出頻NCLKF2率，只要改變K即可。DDS的最大輸出頻率由NYQUIST采樣定理決定，即為。2CLKF三、DDS的VHDL語言實現(xiàn)（一）EDA技術(shù)與VHDL語言1EDA技術(shù)現(xiàn)代電子設(shè)計的核心是EDA（ELECTRONICDESIGNAUTOMATION）技術(shù)。它是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計算機領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，是20世紀90年代從CADCOMPUTERAIDEDDESIGN,計算機輔助設(shè)計、CAMCOMPUTERAIDEDMANUFACTURE，計算機輔助制造、CATCOMPUTERAIDEDTEST，計算機輔助測試和CAECOMPUTERAIDEDENGINEERING，計算機輔助工程的概念發(fā)展起來的。EDA工具是以計算機的硬件和軟件為基本工作平臺，集數(shù)據(jù)庫、圖形學、圖論與拓撲邏輯、計算數(shù)學、優(yōu)化理論等多學科最新成果研制而成的計算機輔助設(shè)計通用軟件包。它依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（HARDWAREDESCRIPTIONLANGUAGE）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子硬件電路系統(tǒng)功能。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。EDA技術(shù)和可編程邏輯器件給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)發(fā)生了質(zhì)的變化。傳統(tǒng)的“固定功能集成塊連線”的設(shè)計方法正逐步地退出歷史舞臺，而基于芯片的設(shè)計方法正在成為現(xiàn)代電子系統(tǒng)的主流。2VHDL語言硬件描述語言HDLHARDWAREDESCRIPTIONLANGUAGE是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。它可以使數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用EDA工具進行仿真，再自動綜合到門級電路，再用PLD或ASIC實現(xiàn)其功能。硬件描述語言的發(fā)展至今己有20多年的歷史，并成功地應用于設(shè)計的各階段仿真、驗證、綜合等。到20世紀80年代時，已出現(xiàn)了上百種硬件描述語言，它們對設(shè)計自動化起到了極大的促進和推動作用。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域與層次，而且眾多的語言使用戶無所適從，因此急需一種面向設(shè)計的多領(lǐng)域、多層次、并得到普遍認同的標準硬件描述語言。進入80年代后期，硬件描述語言向著標準化的方向發(fā)展。最終，VHDL和VERILOGHDL語言適應了這種趨勢的要求，先后成為IEEE標準。VHDL誕生于1982年，它的英文全名是VHSICHARDWAREDESCRIPTIONLANGUAGE，而VHSIC則是VERYHIGHSPEEDINTEGERATEDCIRCUIT的縮寫詞，意為甚高速集成電路。1987年，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本IEEE1076之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的10761993版。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特性的語句外，VHDL的語言形式、描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體可以是一個元件，一個電路模塊或一個系統(tǒng)分成外部或稱可視部分，即端口和內(nèi)部或稱不可視部分，即涉及實體內(nèi)部功能和算法的完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。（二）DDS的FPGA實現(xiàn)方法雖然目前市場上有較多功能完備的DDS芯片，但是一般屬于高速芯片，價格較高，同時專用型的DDS控制方式相對固定。在低速應用方面利用FPGA設(shè)計則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的功能，具有良好的靈活性。因此本文采用了FPGA設(shè)計DDS芯片,利用軟件MAXPLUSII就可以設(shè)計我們需要的功能模塊。本系統(tǒng)硬件設(shè)計中，采用的時鐘頻率是10MHZ，使用了EPF10K20TC1444的FPGA。在該芯片上，通過VHDL硬件描述語言設(shè)計完成以下功能的模塊及相關(guān)控制單元，最后把這些模塊連接起來構(gòu)成一個完整系統(tǒng)就可實現(xiàn)DDS。主要有可控相位累加累減器；判決控制器；寄存器；M序列發(fā)生器；延時器；（三）開發(fā)平臺DDS技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模大、可編程，以及有強大EDA軟件支持等特性，十分適合實現(xiàn)DDS技術(shù)。在一般的設(shè)計開發(fā)中，我們常使用由PLD公司提供的集成EDA軟件，這些集成的開發(fā)軟件提供了設(shè)計輸入編輯器、HDL綜合器、FPGA/CPLD適配器、門級仿真器和編程下載器等一整套完整的開發(fā)工具，如LATTICE的ISPLEVER和ISPDESIGNEXPERT,ALTERA的MAXPLUSII和QUARTERSII、XILINX的ISE和FOUNDATION等。ALTERA是著名的PLD生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。ALTERA的PLD具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此ALTERA的產(chǎn)品獲得了廣泛的應用。ALTERA的產(chǎn)品有多個系列，按照推出的先后順序依次為CLASSIC系列、MAX（MULTIPLEARRAYMATRIX）系列、FLEX（FLEXIBLELOGICELEMENTMATRIX）系列、APEX（ADVANCEDLOGICELEMENTMATRIX）系列、ACEX系列、STRATIX系列以及CYCLONE等。MAXPLUSII是ALTERA提供的FPGA/CPLD開發(fā)集成環(huán)境。它是一個完整的EDA開發(fā)軟件，可完成從設(shè)備輸入、編譯、邏輯綜合、器件適配、設(shè)計仿真、定時分析、器件編程的所有過程。MAXPLUSII界面友好，使用便捷，被譽為業(yè)界最易學的EDA軟件。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。我們在此設(shè)計中就是利用的MAXPLUSII這個軟件。（四）基本DDS的VHDL實現(xiàn)與仿真在此設(shè)計中,利用了正弦信號在不考慮信號的極性的情況下,四分之一周期能夠包含一個周期內(nèi)的所有內(nèi)容的原理。因此，本文中在ROM中只儲存了正弦波四分之一周期的采樣值,采用VHDL語言編寫出控制語言，并結(jié)合硬件，實現(xiàn)了通過D/A轉(zhuǎn)換器就能恢復出正確的正弦值的系統(tǒng)功能。由于僅僅儲存了正弦波四分之一周期的采樣值，提高了ROM的利用率，從而提高了頻率分辨率。在此設(shè)計思想上，設(shè)計出了以下幾個部分實現(xiàn)DDS的功能。1實現(xiàn)判決控制功能的模塊由于選用的FPGA芯片EPF10K20TC1444中ROM的最大容量為12288KBIT，有兩個ROM每個ROM寬度為8BIT，各為6144KBIT。在本設(shè)計中只需要一個ROM，因此可以把它們合并起來構(gòu)成16比特儲存寬度。由此可得到地址線的長度為26144/8768NN958N可取9以上計算表明可以在ROM中最大存入768個查找點本文中為了方便，取512個點，這個值剛好是29將大大方便后面的設(shè)計。實驗表明要達到最大768個點，編譯時要出錯，該選用的FPGA的EAB單元還不足夠。由于設(shè)計思路是在ROM中只存入四分之一周期的數(shù)據(jù)，這樣可以提高采樣點數(shù)，使輸出頻率范圍更寬。因此，設(shè)計了一個實現(xiàn)判決控制功能的模塊。在此模塊中，實現(xiàn)的功能是對輸入的時鐘進行計數(shù)并通過與除法器輸出的數(shù)據(jù)比較并判決，由判決的結(jié)果控制相位累加累減器的加減計數(shù)功能同時輸出控制信號控制輸出信號的符號,因此利用VHDL語言設(shè)計出了可實現(xiàn)此功能的模塊。仿真結(jié)果如圖5所示?？梢钥闯?，通過頻率控制字的控制，輸出端輸出了控制累加累減的信號“ENABLE”以及控制符號的信號“ZHENGFU”。所以此模塊可以實現(xiàn)記數(shù)及判決功能。判決控制模塊部分程序CCPROCESSCLK,COUTBEGINIFCLKEVENTANDCLK1THENIFCOUT“000“THENENABLE“000“ANDCOUT“001“ANDCOUT0ENDIFENDIFENDIFDDSOUTDOUTDOUTDOUTDOUTNULLENDCASEENDPROCESSA圖21延時后的輸出地址（三）頻譜純度提高的實驗驗證采用了惠普HP3562A頻譜分析儀，對加入隨機相位抖動序列的DDS輸出頻譜和沒有加隨機抖動序列的輸出譜進行了比較，測試了幾組數(shù)據(jù)見表1。從輸出的頻譜特點來看（見圖22，23）沒有加入隨機相位抖動的DDS輸出譜是離散的，而加入隨機抖動序列的輸出譜類似連續(xù)譜。比較靠近主瓣的第一雜散譜最大峰值與主瓣峰值的差，可以看到加入隨機相位抖動序列后主瓣與第一雜散譜最大峰值之差增大，這表明DDS輸出譜的動態(tài)范圍的確提高了，證明了隨機序列的確提高了輸出譜的動態(tài)范圍從而提高了譜的純度，具體數(shù)值見表1。圖22未加入M序列的頻譜圖23加入M序列的頻譜表1頻譜測試數(shù)據(jù)DDS輸出頻率未加入隨機抖動時的基波分未加入隨機抖動時的一次諧波分量加入隨機抖動時的基波分量加入隨機抖動時的一次諧波分量DDS輸出譜無雜散動態(tài)范圍提量高程度1KHZ519DBVRMS275DBVRMS52DBVRMS286DBVRMS111DBVRMS187KHZ483DBVRMS2187DBVRMS46VRMS2345VRMS135DBVRMS225KHZ46DBVRMS2075DBVRMS41DBVRMS225DBVRMS125DBVRMS注由于本文所用的頻譜分析儀的測試范圍較?。?100KHZ）不能在全頻段范圍分析頻譜，本文中只做了較低輸出頻率時的比較。五、程序下載及硬件調(diào)試（一）FPGA的配置和下載ALTERA公司的FPGA器件有兩類配置下載方式主動配置下載方式和被動配置下載方式。主動配置下載方式由FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程；而被動配置方式則由外部計算機或控制器控制配置過程。FPGA在正常工作時，它的配置數(shù)據(jù)（下載進去的邏輯信息）存儲在SRAM中。由于SRAM的易丟失性，每次加電時，配置數(shù)據(jù)都必須重新下載。在實驗系統(tǒng)中，通常用計算機或控制器進行調(diào)試，因此可以使用被動配置方式。而在實用系統(tǒng)中，多數(shù)情況下必須由FPGA主動引導配置操作過程，這時FPGA將主動從外圍專用芯片中獲得配置數(shù)據(jù)。而此芯片中的FPGA配置信息是用普通編程器將設(shè)計得到的POF格式的文件燒錄進去的。ALTERA提供了一系列FPGA專用配置器件，即EPC型號的存儲器。專用配置芯片通常是串行的PROM器件。大容量PROM器件也可提供并行接口，按可編程次數(shù)分為兩類一類是OTP（一次可編程）器件；另一類是多次可編程的。在此設(shè)計中采用的配置器件EPC1441是OTP型串行PROM。ALTERA公司為不同系列的器件提供了不同的程序下載方式。MAX器件可以通過JTAG斷口下載編程或者專用編程器進行編程下載FLEX器件可以通過JTAG端口下載、BYTEBLASTER編程電纜并行口PS（被動串行）配置或者使用串行PROM配置實現(xiàn)。除了使用BYTEBLASTER進行并行下載，還可以使用BITBLASTER進行串行下載和用BYTEBLASTERMV進行并行下載等。（二）調(diào)試與程序固化在用VHDL語言將DDS各模塊設(shè)計出來后，通過JTAG下載驗證程序的可行性，最后根據(jù)硬件上使用的芯片EPF10K20TC144的I/O口進行分配。然后對生成的原理圖進行在線仿真，在實驗上證明系統(tǒng)的正確性。如果驗證成功，就可以把生成的POF文件用編程器燒寫在配置芯片EPC1441里，這樣整個電路板就可以獨立運行，可投入到實際需要DDS的電子系統(tǒng)中使用。如果出現(xiàn)錯誤，預想的功能不能實現(xiàn)，可以采用下面的方法調(diào)試1，把各部分模塊單獨下載到芯片中，驗證各部分模塊功能是否正確。2，不單獨分割模塊，而在原來的頂層設(shè)計中添加關(guān)鍵點的信號輸出，把關(guān)鍵點輸出分配到預留的管腳上，這樣就可以用示波器檢驗各關(guān)節(jié)點工作波形，通過示波器的波形觀察可以發(fā)現(xiàn)問題所在位置，以便修改設(shè)計。六、結(jié)束語本文就DDS的實現(xiàn)原理進行了較深入的研究，從理論出發(fā)，在MAXPLUSII軟件的開發(fā)環(huán)境下，對DDS的VHDL語言及其高純譜實現(xiàn)進行了研究，并結(jié)合硬件測試，對輸出頻譜進行分析。主要工作包括以下幾個方面1首先就頻率合成的發(fā)展史做了一個闡述，說明了DDS的優(yōu)點和缺點。同時從理論上分析了DDS的原理，推導了輸出信號的表達式。2介紹了EDA的技術(shù)及其發(fā)展狀況，同時對硬件描述語言作了一個簡單歸納，對FPGA/CPLD的開發(fā)流程作了說明。EDA技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，已經(jīng)成為芯片開發(fā)的一種潮流，文中對開發(fā)軟件MAXPLUSII也做了介紹。3采用了FPGA用VHDL語言編寫程序?qū)崿F(xiàn)DDS的功能。本文沒有選用專用的DDS芯片，由于是完全自主的開發(fā)，因此具有靈活、方便、性價比高、易于升級的特點。設(shè)計采用了自頂向下的設(shè)計方法，由功能劃分到模塊設(shè)計，做了大量仿真分析，在理論上證明了設(shè)計的模塊的可行性、正確性。4在實驗上對DDS輸出信號的頻譜進行了分析，證明了M序列的加入的確提高了輸出譜的動態(tài)范圍，提高了輸出頻譜的純度?？偨Y(jié)全文，本文的主要特點可歸納為如下幾點首先，設(shè)計了可變時鐘源，增加了DDS輸出頻率的可選性；其次，采用了壓縮存儲數(shù)據(jù)的方法等效地增大了ROM數(shù)據(jù)尋址位，ROM只保存正弦波0，/2區(qū)間的數(shù)據(jù)，利用對稱性來恢復其它象限的數(shù)值，得到41的數(shù)據(jù)壓縮比，改進了DDS的輸出；最后，采用相位隨機抖動法實現(xiàn)了查找輸出的非均勻抽樣，輸出提高了輸出波形的頻譜純度。重要的是各種措施的應用最后在實驗中都得到了驗證。雖然本論文就DDS的VHDL語言的實現(xiàn)進行了較為深入的研究，但是還是有很多可以改進的地方。一方面，輸入的頻率控制字是以二進制方式輸入的，在使用時與我們的生活習慣不同，顯得很不方便。如果在軟件設(shè)計中加一部分BCD碼到二進制的轉(zhuǎn)換程序，可以在使用時更加方便。另一方面，可以在設(shè)計中設(shè)計一個濾波器模塊，這樣可以在軟件部分就實現(xiàn)一次濾波功能，使頻譜更加純凈。七、致謝本論文是在尊敬的胡學林老師的指導下完成的，胡學林老師在畢業(yè)設(shè)計期間給了我極大的幫助，他的認真負責的態(tài)度和孜孜不倦的精神使我受益匪淺，學習到了很多知識和研究的態(tài)度，在此，向胡學林老師表示深深的敬意，感謝他對我的指導。同時要感謝所有在大學期間給我?guī)椭睦蠋熀屯瑢W，沒有他們的幫助，我不可能完成畢業(yè)設(shè)計順利畢業(yè)。在此向你們表示敬意和感謝。參考文獻1潘松、黃繼業(yè)EDA技術(shù)實用教程科學出版社2004年4月2東方人華MAXPLUSII入門與提高清華大學出版社2004年1月3張建文基于DDS的掃頻信號發(fā)生器的研究與實現(xiàn)西北工業(yè)大學碩士學位論文2005年2月4高望直接數(shù)字頻率合成技術(shù)及其雜散分析南京理工大學碩士學位論文2002年3月5胡華基于DDS的寬帶快速跳頻頻率合成器的設(shè)計浙江大學碩士學位論文2005年3月6張有正等頻率合成技術(shù)北京人民郵電出版社1984年7樊昌信等通信原理國防工業(yè)出版社2003年8張志涌等MATLAB教程基于6X版本北京航天大學出版社2001年附錄（一）各組成模塊的VHDL程序1分頻器LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYPULSEISPORTCLKINSTD_LOGICDINSTD_LOGIC_VECTOR6DOWNTO0FOUTOUTSTD_LOGICENDARCHITECTUREONEOFPULSEISSIGNALASTD_LOGICBEGINFOUT0）ELSIFCLKEVENTANDCLK1THENIFEN1THENIFACC0）A0END