1、實驗三 利用MSI設計組合邏輯電路一、實驗目的1. 熟悉編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯功能模塊的功能與使用方法。2. 掌握用MSI設計的組合邏輯電路的方法。二、實驗儀器及器件1. 數(shù)字電路實驗箱、數(shù)字萬用表、示波器。2. 器件：74LS00，74LS197，74LS138，74LS151三、實驗預習1. 復習常用組合邏輯電路工作原理和設計方法，及與之相應的MSI功能表及其使用方法。2. 復習采用中規(guī)模集成電路實現(xiàn)組合邏輯電路的方法，如使用譯碼器和數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路。四、實驗原理中規(guī)模的器件，如譯碼器、數(shù)據(jù)選擇器等，它們本身是為實現(xiàn)某種邏輯功能而設計的，但由于它們的一些特點，我們也

2、可以用它們來實現(xiàn)任意邏輯函數(shù)。1 用譯碼器現(xiàn)實組合邏輯電路譯碼器是將每個輸入的二進制代碼譯成對應的輸出高、低電平信號。如圖（一）為3線-8線譯碼器。圖（一）3線-8線譯碼器74LS138當附加控制門Gs的輸出為高電平（S=1）時，可由邏輯圖寫出。= S2S1S0= S2S1S0 = S2S1S0= S2S1S0= S2S1S0= S2S1S0= S2S1S0= S2S1S0=圖（一）3線-8線譯碼器74LS138從上式可看出。Y0-Y7同時又是S2、S1、S0這三個變量的全部最小項的譯碼輸出。所以這種譯碼器也叫最小項譯碼器。如果將S2、S1、S0當作邏輯函數(shù)的輸入變量，則可利用附加的門電路將這

3、些最小項適當?shù)慕M合起來，便可產生任何形式的三變量組合邏輯函數(shù)。例如可以使用3線-8線譯碼器74LS138實現(xiàn)全加器。列出真值表如表（一）所示。A、B是加數(shù)與被加數(shù)，Cn是低位向本位的進位，S為本位和，Cn+1位是本位向高位的進位。由真值表可得全加器的最小項之和表達式。令74LS138的輸入S2=A，S1=B，S0=Cn，在其輸出端附加兩個與非門，按上述全加器的邏輯函數(shù)表達式連接。即可實現(xiàn)全加器功能。如圖（二）所示。圖（一）3線-8線譯碼器74LS138圖（一）3線-8線譯碼器74LS138 圖（二）74LS138實現(xiàn)全加器邏輯圖 表（一）全加器真值2. 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路數(shù)據(jù)選擇器的

4、功能是從一組輸入數(shù)據(jù)中選出某一個信號輸出?；蚍Q為多路開關。如圖（三）為雙四選一數(shù)據(jù)選擇器74LS153邏輯圖。Y1和Y2為兩個獨立的輸出端，S1和S2為附加控制端用于控制電路工作狀態(tài)和擴展功能。A1、A0為地址輸入端。D10、D11、D12、D13或D20、D21、D22、D23為數(shù)據(jù)輸入端。通過選定不同的地址代碼即可從4個數(shù)據(jù)輸入端選出要的一個，并送到輸出端Y。輸出邏輯式可寫成Y1=A1A0D10+A1A0D11+A1A0D12+A1A0D13 S1其簡化真值表如表（二）所示。表（二）74LS153的真值表 圖（三）雙4 選1數(shù)據(jù)選擇器74LS153從上述可知，如果將A1、A0作為兩個輸入變

5、量，同時令D10、D11、D12、D13為第三個輸入變量的適當狀態(tài)（包括原變量、反變量、0和1），就可以在數(shù)據(jù)選擇器的輸出端產生任何形式的三變量組合邏輯電路。例如可以使用雙4選1數(shù)據(jù)選擇器實現(xiàn)二進制全減器。全減器的真值表如表（三）。其中A和B為減數(shù)與被減數(shù)，Bn為低位向本位的借位，D為本位差，Bn-1為向高位的借位。由真值表可寫出全減器的最小項表達式。D=ABBn+ABBn+ABBn+ABBnBn-1= ABBn+AB1+AB0+ABBn設A、B為數(shù)據(jù)選擇器的地址端即A1=A，A0=B，將D和Bn-1轉換成數(shù)據(jù)選擇器邏輯函數(shù)形式。D=A1A0Bn +A1A0Bn +A1A0Bn +A1A0Bn

6、Bn-1= A1A0Bn +A1A0+A1A00 +A1A0Bn將上式與數(shù)據(jù)選擇器邏輯函數(shù)比較可得： 可得二進制全減器邏輯圖如圖（四）所示。 表（三）全減器真值表五、實驗內容1. 數(shù)據(jù)分配器與數(shù)據(jù)選擇器功能相反。它是將一路信號送到地址選擇信號指定的輸出。如輸入為D，地址信號為A、B、C，可將D按地址分配到八路輸出F0、F1、F2、F3、F4、F5、F6、F7。其真值表如表（四）所示。試用3線-8線譯碼器74LS138實現(xiàn)該電路。將74LS197連接成八進制作為電路的輸入信號源，將Q3Q2Q1分別與A、B、C連接，D接模擬開關，靜態(tài)檢測正確后，用示波器觀察并記錄D=1時，CP、A、B、C及F0F

7、7的波形。提示：將74LS138附加控制端G1作為數(shù)據(jù)輸入端，即數(shù)據(jù)D可從G1輸入，同時令=0，S2S1S0作為地址輸入端，即可將G1送來的數(shù)據(jù)只能通過A2A1A0所指定的一根輸出線反相后送出去。表（四）數(shù)據(jù)分配器真值表Proteus原理圖Proteus輸出圖形2. LU(Logic Unit，邏輯單元)設計用八選一數(shù)據(jù)選擇器151設計一個函數(shù)發(fā)生器電路它的功能如表（五）所示。待靜態(tài)測試檢查電路工作正常后，進行動態(tài)測試。將74LS197連接成十六進制作為電路的輸入信號源，用示波器觀察并記錄CP、S1、S0、A、B、Y的波形。 表（五）函數(shù)發(fā)生器功能表Proteus原理圖Proteus輸出圖形3

8、. AU(Arithmetic Unit，算術單元)設計設計一個半加半減器，輸入為S、A、B，其中S為功能選擇口。當S=0時，輸出A+B及進位；當S=1時，輸出A-B及借位。S 輸入1輸入2輸出 進/借位Cn0ABA+B進位1ABA-B借位提示：畫出真值表。根據(jù)真值表可用三種方法實現(xiàn)。（1） 利用卡諾圖化簡后只使用門電路實現(xiàn)。（2） 使用74LS138實現(xiàn)，可參照實驗原理中全加器的設計。（3） 使用 74LS151實現(xiàn)，可分兩次連線單獨記錄和/差結果、進/借位結果，或使用兩塊74LS151實現(xiàn)。Proteus原理圖Proteus輸出波形（此實驗原理與ALU設計中部分類似，故不做太多分析）4.A

9、LU(Arithmetic & Logic Unit，算術邏輯單元)用proteus設計一個六輸入二輸出的ALU。六個輸入包括三個控制端和三個數(shù)據(jù)輸入端?？刂贫耍篠2、S1、S0決定ALU的8種功能，其中指定6種功能為與、或、非、異或、全加、全減，剩余功能自由擬定。數(shù)據(jù)輸入端：當ALU進行全加（全減）運算時，三個數(shù)據(jù)輸入端分別為被加數(shù)（被減數(shù)）、加數(shù)（減數(shù)）、進位（借位）。當ALU進行邏輯運算（與、或、非、異或）時，三個數(shù)據(jù)輸入端中的兩個作為操作數(shù)的輸入，另外一個可以忽略（在設計報告中需指明）。輸出端：當ALU進行全加（全減）運算時，兩個輸出端分別為和（差）、進位（借位）。當ALU進行邏輯運算

10、時，兩個輸出端為邏輯運算的結果和結果的取反。 提示：ALU的輸入端接6位計數(shù)器（）的輸出。Proteus原理圖1:使用一個CLOCK，接入一個74LS197，產生3個信號ABC,由這三個信號經過74LS138可以產生一組實驗一中類似的信號。2：從第一個74LS197的Q3輸出一個信號到第二個74LS197中，由此產生信號S2S1S0，并接入產生Y,C兩個信號的兩個74LS151中，從而使得每一個S2S1S0周期中都能產生8個ABC的周期的信號，分別輸出對應的波形。Proteus輸出波形由于輸出波形太復雜，我分成八段來解釋：輸出波形左邊8根線從左往右分別對應CBA的111，110,101,100

11、,011,010,001,000第一段：S2S1S0分別為0，0，0此時Y=AB，輸出波形如下:第二段：S2S1S0分別為0，0，1此時Y=A+B，輸出波形如下:第三段：S2S1S0分別為0，1，0此時Y=A非，輸出波形如下:第四段：S2S1S0分別為0，1，1此時Y=B非，輸出波形如下:第五段：S2S1S0分別為1，0，0此時Y=A異或B，輸出波形如下:第六段：S2S1S0分別為1，0，1此時Y=A同或B，輸出波形如下:第七段：S2S1S0分別為1，1，0此時Y=A+B+C,C=進位，輸出波形如下:Y:C:第八段：S2S1S0分別為1，1，1此時Y=A-B-C，C=借位，輸出波形如下:Y:C：這八段對應的表達式如下：五. 實驗總結1、讓我感受最深的就是proteus模擬實驗，如果導線有很多很多條，如ALU實驗里面74LS138的八條輸出，如果一開始沒有明確的目標，一股腦地連線，很容易畫得亂七八糟，如果實驗結果出現(xiàn)了一點瑕疵或者一點錯誤，那么我們很難找到問題所在。所以，我們連線要像課本里面的方法那樣，將導線先拉長，再接到其他輸入，這樣可以增加效率，幫助我們理清思路，也可以讓其他人看的時候一目了然，快速明白我們的實驗目的，不會看得別人心累，一頭霧水。2、通過AU可知，一個實驗可以有多種方法實現(xiàn)，在